Verilog课程设计2

1、南通大学电子信息学院硬件描述语言课程设计论文课 题 8位ALU设计 班 级_ _集092_ 姓 名 邱小健 0911002184指导教师 郭兴龙 日 期 2012.6.18 2012.6.29 目 录1 设计概述 -1 2 设计功能 -23 设计方案 -34 设计与仿真 -115 硬件验证 -136 结束语 -187 参考文献 -188 附录 -19设计概述介绍了一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。该ALU采取层次设计方法，有寄存器模块，控制模块和示模块组成，能实现8位无号数的取值，加减，和4中逻辑运算，与，或，异或，同或。该ALU在QuartusII软件环境下进行了功能仿真，通过DE2验证表明，所设计的ALU完全正确，可供直接调用。1设计功能：8位ALU设计1）本设计要求该处理器的数据宽度是8bit，可以实现算术加法、算术减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8 种运算。2）用选择端2:0 opcode选择8种运算，2个操作数分别是7:0a_r和7:0b_r，运算结果是 7:0alu_out； 并定义当选择端为000为取A的值、

2、001为取B的值、010为算术加法、011为算术减法、100为逻辑与、101为逻辑或、110为逻辑异或、111为逻辑同或。3）使用DE-2板上的3个拨码开关要来设置当前ALU的运算功能，再由8个拨码开关给定数据A和数据B，由一个按键key手动提供脉冲。 2设计方案一、 设计说明 本设计共有5个模块组成，包括： 1）脉冲输出器（key手动脉冲），计数依次产生四个脉冲到各个部件； 2）寄存器A，第一个脉冲来时锁存数据A，并在数码管上显示； 3）寄存器B，第二个脉冲来时锁存数据B，并在数码管上显示； 4）8位ALU，；第三个脉冲来时进行运算，并所存结果aluout； 5）结果显示器，将结果显示在DE2板上的数码管上。RTL视图（1）顶层模块module final_alu8(clk,clk_r,rst,a,b,alu_out,opcode,sw_ab,HEX1,HEX0,HEX7,HEX6,HEX5,HEX4);input clk,rst,clk_r;input 7:0sw_ab;input 2:0opcode;output 6:0HEX1,HEX0,HEX7,HEX6,HEX5,HEX4;

3、output 7:0a;output 7:0b;output 7:0alu_out;rega U1(.clk(clk),.rst(rst),.sw_ab(sw_ab),.a_r(a),.clk_r(clk_r),.HEX7(HEX7),.HEX6(HEX6);regb U2(.clk(clk),.rst(rst),.sw_ab(sw_ab),.b_r(b),.clk_r(clk_r),.HEX5(HEX5),.HEX4(HEX4);alur U3(.clk(clk),.rst(rst),.a_r(a),.b_r(b),.alu_out(alu_out),.opcode(opcode);3digital U4(.clk_r(clk_r),.rst(rst),.alu_out(alu_out),.HEX1(HEX1),.HEX0(HEX0);endmodule（2）寄存A值显示模块module rega(clk,clk_r,rst,sw_ab,a_r,HEX7,HEX6);input 7:0sw_ab;input clk,clk_r,rst;output7:0a_r;reg 7:0a_r;

4、output reg6:0HEX7,HEX6;reg 3:0 cnt;always (posedge clk or negedge rst)if(!rst) cnt=1d0;else if(cnt=5) cnt=1d0; else cnt=cnt+1d1;always (posedge clk or negedge rst)if(!rst) a_r=0;else if(cnt=1) a_r=sw_ab; else a_r=a_r; parameterseg0= 7b1000000, seg1= 7b1111001, seg2= 7b0100100, seg3= 7b0110000, seg4= 7b0011001, seg5= 7b0010010, seg6= 7b0000010, seg7= 7b1111000, seg8= 7b0000000, seg9= 7b0010000, sega= 7b0001000, segb= 7b0000011, segc= 7b1000110, segd= 7b0100001, sege= 7b0000110, segf= 7b0001110; a

5、lways (posedge clk_r ) case(a_r3:0) 4h0: HEX66:0 = seg0; 4h1: HEX66:0 = seg1; 4h2: HEX66:0 = seg2;4h3: HEX66:0 = seg3;4 4h4: HEX66:0 = seg4; 4h5: HEX66:0 = seg5; 4h6: HEX66:0 = seg6; 4h7: HEX66:0 = seg7; 4h8: HEX66:0 = seg8; 4h9: HEX66:0 = seg9; 4ha: HEX66:0 = sega; 4hb: HEX66:0 = segb; 4hc: HEX66:0 = segc; 4hd: HEX66:0 = segd; 4he: HEX66:0 = sege; 4hf: HEX66:0 = segf; default:HEX66:0 = seg0; endcase always (posedge clk_r) case(a_r7:4) 4h0: HEX76:0 = seg0; 4h1: HEX76:0 = seg1; 4h2: HEX76:0 = seg

6、2; 4h3: HEX76:0 = seg3; 4h4: HEX76:0 = seg4; 4h5: HEX76:0 = seg5; 4h6: HEX76:0 = seg6; 4h7: HEX76:0 = seg7; 4h8: HEX76:0 = seg8; 4h9: HEX76:0 = seg9; 4ha: HEX76:0 = sega; 4hb: HEX76:0 = segb; 4hc: HEX76:0 = segc; 4hd: HEX76:0 = segd; 4he: HEX76:0 = sege; 4hf: HEX76:0 = segf; default:HEX76:0 = seg0; endcase endmodule（3）寄存B值显示模块module regb(clk,rst,sw_ab,b_r,clk_r,HEX5,HEX4);input 7:0sw_ab;input clk,rst,clk_r;output7:0b_r;5reg 7:0b_r;output reg6:0HEX5,HEX4;reg 3:0 cnt;always (posedge clk or negedge rst)if(!rst) cnt=1d0;else if(cnt=5) cnt=1d0; else cnt=cnt+1d1;always (posedge clk or negedge rst)if(!rst) b_r=0;else if(cnt=2) b_r=sw_ab; else b_r=b_r; parameterseg0= 7b1000000, seg1= 7b1111001, seg2= 7b0100100, seg3= 7b0110000, seg4= 7b0011001, seg5= 7b0010010, seg6= 7b0000010, seg7= 7b1111000, seg8= 7b0000000, seg9= 7b0010000, sega= 7b0001000, segb= 7b0000011, segc= 7b1000110, segd= 7b0100001, sege

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