FPGA跨时钟域信号设计

1、跨越鸿沟：同步世界中的异步信号页码，#/7跨越鸿沟：同步世界中的异步信号作者：Mike Stein , Paradigm Works开栏的话从本期起，EDN CHINA电子设计技术将正式推岀 技术论坛”这个新栏目。通过这个栏目，我们将向广大读者定期 推介来自业界领先的技术供应商的充满了设计灵思的、最前沿的、高质量的技术文章；同时也会采用一系列创新的形式促 进设计工程师与技术供应商的沟通与互动。这样以来，当每个月读者拿到EDN CHINA杂志时，就好象是足不岀户参加了一 个技术研讨会，享受了一顿丰盛的信息 大餐”虽说是新”栏目，但实际上作为它前身的 技术交流”一原先技术纵横”中的子栏目一一已经与读者相伴很多年了，这 种对新技术的传播方式也已经得到了读者和技术供应商双方的认同。技术交流中的文章在www.EDNC上的点击 率排名总是名列前茅就是一个很好的例证。现在我们将 技术交流”升格为一个独立的技术论坛”栏目，其最主要的用意就是 给这个栏目一个更广阔、更自由的发展空间。而对于技术交流”栏目所开创的刊网互动”的形式，我们仍将沿用。同时我们也将充分利用网络平台为读者提供更富于 想象力的交互式的

2、信息服务，比如读者可以将基于某篇文章的启发所迸发岀的灵感火花发布到 EDNC网站上，经 过我们的编辑整理则可以刊登在杂志上与更多的业内同仁分享。新的栏目是一种新的尝试，当然其发展也需要读者热心的支持。而实际上你会发现，你的参与意识越强，技术论坛”所给予你的越丰富一一这也正是我们的编辑理想所在。只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的 数据移动，例如磁盘控制器、CDROM/DVD控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，岀现在新时钟域的信号是异步信号。在现代IC、ASIC以及FPGA设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信 号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。基础从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时，对新时钟域的电路来说它就是一 个异步信号。接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元(触发器)的亚稳态在新的时钟域里传 播蔓延。亚稳态是指触发器无法在某个规定

3、时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元 的输岀电平，也无法预测何时输岀才能稳定在某个正确的电平上。在这个稳定期间，触发器输岀一些中间级电平，或者可 能处于振荡状态，并且这种无用的输岀电平可以沿信号通道上的各个触发器级联式传播下去。对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。这一时间窗口是多种因素的函数， 包括触发器设计、实现技术、运行环境以及无缓冲输岀上的负载等。输入信号陡峭的边沿可以将此窗口减至最小。随着时 钟频率的升高，会岀现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率则会增加。FPGA制造商和IC晶片厂用“ MTBF来标识合格的触发器，并且确定它们的特性。“ MTBF (平均无故障时间)用统计方法描述了一个触发器的亚稳态特性，即确定某个触发器岀现故障的概率。在计算MTBF时，制造商部分基于输入信号改变导致触发器不稳定期间的时间窗口长度。另外，MTBF的计算还使用了输入信号的频率以及驱动触发器的时钟频率。在一个ASIC或FPGA库中，每种触发器都有时序要求，以帮助你确定容易出问题的窗口。建立时间” (S

4、etup time)是指在时钟沿到来之前，触发器输入信号必须保持稳定的时间。保持时间” (Hold time)则是指在时钟沿之后，信号必须保持稳定的时间。这些指标通常比较保守，以应对电源电压、工作温度、信号质量以及制造工艺等各种可能的差异。如果一个设 计满足了这些时序要求，则触发器岀现错误的可能性可以忽略不计。现代IC与FPGA设计中使用的综合工具可以保证设计能满足每个数字电路触发器对建立与保持时间的要求。然而， 异步信号却给软件提岀了难题。对新的时钟域来说，从其它时钟域传来的信号是异步的。大多数综合工具在判定异步信号 是否满足触发器时序要求时遇到了麻烦。因为它们不能确定触发器处于非稳态的时间，所以它们也就不能确定从一个触发 器通过组合逻辑到达下一个触发器的总延迟时间。所以，最好的办法是使用一些电路来减轻异步信号的影响。信号同步信号同步的目的是防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。简单的同步器由两个触发器串联而成，中间没有其它组合电路。这种设计可以保证后面的触发器获得前一个触发器输岀时，前一个触发器已退岀了亚稳 态，并且输出已稳定。设计中要注意将两个触发器放得尽可能

5、近，以确保两者间有最小的时滞（clock skew）。IC制造厂提供同步单元，帮助完成信号同步工作。这些单元通常包括一个有非常高增益的触发器，它比普通触发器耗 电更高，也比较大。这种触发器降低了对输入信号建立-保持时间的要求，并且当输入信号导致亚稳态时，它可以防止岀现振荡。另一种同步器单元包括两个触发器，省去了将两个单独触发器靠近放置的工作，也防止设计人员误在两个触发器间 加入任何其它的组合逻辑。为了使同步工作能正常进行，从某个时钟域传来的信号应先通过原时钟域上的一个触发器，然后不经过两个时钟域间 的任何组合逻辑，直接进入同步器的第一个触发器中（图1）。这一要求非常重要，因为同步器的第一级触发器对组合逻辑所产生的毛刺非常敏感。如果一个足够长的信号毛刺正好满足建立-保持时间的要求，则同步器的第一级触发器会将其放行，给新时钟域的后续逻辑送岀一个虚假的信号。rr uni町h v(nr,rrqrClJXK1 CXWIXD SET QCLOCK1 - I :图1,在一个全同步器电路中，从某个时钟域传来的信号应先通过原时钟域上的一个触发器，然后不经过原触发器和同步器的第一个触发器两个时钟域间的任何

6、组合逻辑，直接进入同步器的第一个触发器中。一个经同步后的信号在两个时钟沿以后就成为新时钟域中的有效信号。信号的延迟是新时钟域中的一到两个时钟周 期。一种粗略的估算方法是同步器电路在新时钟域中造成两个时钟周期的延迟，设计者需要考虑同步延迟将对跨时钟域的 信号时序造成的影响。同步器有许多种设计方法，因为一种同步器不能满足所有应用的需求。同步器的类型基本上有三种：电平、边沿检测 和脉冲（表1）。虽然还存在着其它类型的同步器，但这三种类型的同步器可以解决设计者遇到的多数应用问题。在电平 同步器中，跨时钟域的信号在新时钟域中要保持高电平或低电平两个时钟周期以上。这种电路的要求是，在再次成为有效 信号前，信号需要先变成无效状态。每一次信号有效时，接收逻辑都会把它看作一个单个事件，而不管信号的有效状态保 持了多久。这种电路是所有同步器电路的核心。表1 口多時的类旦与应出wzraBVuTznnUrtiiMihips wi 诞阳ai 鮭i ewckxk 轉佃dcman,EmIi lira oiqii 鼻血 倦 Id 陌 fa眉1诃姻f出Lewicr pulwperiMidcmvfi tSjrdwcrt%

7、 single dodMldEpLtePuhBftpULspuhe-rBral tme cttsi Tmj dst perods tefHBHiIn teriew Mmun表i边沿检测同步器在电平同步器的输岀端增加了一个触发器（图2）。新增触发器的输岀经反相后和电平同步器的输岀进行与操作。这一电路会检测同步器输入的上升沿，产生一个与时钟周期等宽、高电平有效的脉冲。如果将与门的两个输 入端交换使用，就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门可以构建一个产生低电平有效脉冲的电 路。图2，边沿检测同步器在电平同步器的输岀端增加了一个触发器。当一个脉冲进入更快的时钟域中时，边沿检测同步器可以工作得很好。这一电路会产生一个脉冲，用来指示输入信号 上升或下降沿。这种同步器有一个限制，即输入脉冲的宽度必须大于同步时钟周期与第一个同步触发器所需保持时间之 和。最保险的脉冲宽度是同步器时钟周期的两倍。如果输入是一个单时钟宽度脉冲进入一个较慢的时钟域，则这种同步器 没有作用，在这种情况下，就要采用脉冲同步器。脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域中的一个翻转电路（图3）。

8、每当翻转电路接收到一个脉冲时，它就会在高、低电平间进行转换，然后通过电平同步器到达异或门的一个输入端，而另一个信号经一个时钟周 期的延迟进入异或门的另一端，翻转电路每转换一次状态，这个同步器的输岀端就产生一个单时钟宽度的脉冲。图3,脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域中的一个翻转电路脉冲同步器的基本功能是从某个时钟域取岀一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉 冲。脉冲同步器也有一个限制，即输入脉冲之间的最小间隔必须等于两个同步器时钟周期。如果输入脉冲相互过近，则新 时钟域中的输岀脉冲也紧密相邻，结果是输岀脉冲宽度比一个时钟周期宽。当输入脉冲时钟周期大于两个同步器时钟周期 时，这个问题更加严重。这种情况下，如果输入脉冲相邻太近，则同步器就不能检测到每个脉冲。握手与FIFO在许多应用中，跨时钟域传送的不只是简单的信号，数据总线、地址总线和控制总线都会同时跨域传输。工程师们用 一些其它的手段来处理这些情况，如握手协议和 FIFO等。当几个电路不能预知相互的响应时间时，握手方法能让数字电路间实现有效的通信。例如，仲裁总线结构可以让一个以上的电路请求使

9、用单个的总线，用仲裁方法来决定哪个电路可以获得总线的访问权，例如PCI或AMBA （高级微控制器总线架构）。每个电路都发岀一个请求信号，由仲裁逻辑决定谁是赢家”获胜的电路会收到一个应答，表示它可以访问总线。该电路于是中断请求，开始使用总线。不同时钟域电路使用的握手协议有两种基本类型：全握手 （Full-handshake）和部分握手（partial-handshake）。每种类型 的握手都要用同步器，每种都各有自己的优缺点。对全握手信号，双方电路在声明或中止各自的握手信号前都要等待对方 的响应（图4）。首先，电路 A声明它的请求信号，然后，电路B检测到该请求信号有效后，声明它的响应信号。当电路A检测到响应信号有效后，中止自己的请求信号。最后，当电路B检测到请求无效后，它中止自己的响应信号。除非电路A检测到无效的响应信号，否则它不会再声明新的请求信号。图4，对全握手信号，双方电路在声明或中止各自的握手信号前都要等待对方的响应。B）需要告知请求电路（电这种类型的握手使用了电平同步器。设计人员将这种技术用在如下情况：响应电路（电路 路A）它可以处理请求。这种握手方法要求请求电路延迟它的下一个请求，直到它检测到响应信号无效。可以用经验估算 法判断这个协议的时序：信号跨越一个时钟域要花两个时钟周期的时间，信号在跨越多个时钟域前被电路寄存。全部的时 间序列是：A时钟域中最多五个周期加上 B时钟域最多六个周期。全握手类型很强健，因为通过检测请求与响应信号，每 个电路都清楚地知道对方的状态。这种方式的不足之处是完成所有交互的整个过程要花费很多时钟周期。另一种类型是部分握手，它可以缩短这些事件的过程。使用部分握手信号时，通信双方的电路都不等对方的响应就中 止各自的信号，并继续执行握手命令序列

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