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计组实验4[实验相关]

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卖家[上传人]：ni****g

文档编号：489114918

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1、姓名：钱宇坤班级：11软件工程学号：2011435112 实验地点：主楼528 时间11.10实验三：第三代乘法器1、实验目的：（1）理解除法器原理（2）掌握除法器的设计方法2、实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。3、实验要求：设计一个四位除法器，实体名称为“div”,其引脚及其功能如下表。端口模式端口名数据类型说明in（输入）Astd_logic_vector(3 downto 0)被除数B除数clkstd_logic时钟信号out（输出）cstd_logic_vector(7 downto 0)商和余数4、实验原理：为了节省空间，第三代除法器利用了商寄存器浪费的空间和余数浪费的寄存器空间相等的特性，将商寄存器的和余数寄存器结合起来，如图（1）硬件结构。图（2）是建立在图（1）上的运算流程。除数32位alu余数右移、右移、写控制测试32位64位图1 余数=0 余数0 No:32次Yes:32次图2开始余数寄存器左移一位从余数寄存器左半部分减去除数寄存器，结果存在余数寄存器的左半部分测试余数加除数到寄存器的左半部分

2、以恢复原理啊的被除数值。商寄存器左移，第0位置0余数寄存器左移一位，第0位置1循环32次余数寄存器的左半部分右移一位5、实验步骤：（1）打开Quartus II 安装ByteBlaster II（2）将子板上的JTAG端口和PC机得并行口用电缆连接。打开实验台电源。（3）执行ToolsProgrammer命令，将adder.sof下载到FPGA中。（4）在实验台上通过模式开关选择FPGA-CPU独立调试模式010。6、实验现象本实验实现4位数相除A/B=c输入输出的规则对应如下：（1）输入的4位操作数A3-A0 对应开关SD11-SD8。（2）输入的4位操作数B3-B0对应开关SD3-SD0。（3）按单脉冲按钮，输入脉冲，也即节拍。（4）余数寄存器R7-R0对应灯R7-R0。（5）档计算结束时，final信号为1，对应实验台最上排最右边的标志位指示灯S,同事商和余数分别在灯A3-A0和A7-A4上体现出来。重复步骤除数余数初始值00100000 01110左移余数00100000 111011:1积=积+被乘数00101110 11102：中间结果积右移一位00100000

3、11103：左移余数，商0=000100001 110021:1积=积+被乘数00101111 11002：中间结果积右移一位00100001 11003：左移余数，商0=000100011 100031：0无操作00100001 10002：中间结果积右移一位00100001 10003：左移商，商0=100100011 000141：0无操作00100001 00012：中间结果积右移一位00100001 00013：左移商，商0=100100010 0011结束余数的左半部分右移一位00100001 00117、实验感受做实验最重要的是一个整体的构思，没有一个良好的整体协调性，会遇到很多曲折。通过这次试验真切的感受到了这一点，整体的结构要先设计好，然后动手就会顺利很多。另外，针对移位操作，尝试了几种方法，最后采用了本实验的方法，简化了好多复杂的方法。8、实验代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div isport (a:in std_logic_vec

4、tor(3 downto 0);b:in std_logic_vector(3 downto 0);clk:in std_logic;c:out std_logic_vector(7 downto 0);final:out std_logic );end entity;architecture rtl of div isshared variable bb:std_logic_vector(3 downto 0);shared variable cc:std_logic_vector(7 downto 0);signal count:std_logic_vector(2 downto 0);beginprocess(clk)beginif(clkevent and clk=1) thenif(count=000) thencc(3 downto 0):=a(3 downto 0);cc(7 downto 1):=cc(6 downto 0);cc(0):=0;bb(3 downto 0):=not b(3 downto 0)+1;count=count+1;final=0;elseif(count=101)thenc(6 downto 4)=cc(7 downto 5);c(7)=0;c(3 downto 0)=cc(3 downto 0);final=1;count=000;elsecc(7 downto 4):=cc(7 downto 4)+bb(3 downto 0);if(cc(7)=1)thencc(7 downto 4):=cc(7 downto 4)+b(3 downto 0);cc(7 downto 1):=cc(6 downto 0);cc(0):=0;elsecc(7 downto 1):=cc(6 downto 0);cc(0):=1;end if;c(7 downto 0)=cc(7 downto 0);count=count+1;final=0;end if;end if;end if;end process;end rtl;1实验报告b

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