计算机组成原理课程设计-位同步时钟提取电路设计与实现

1、沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：位同步时钟提取电路设计与实现院（系）：计算机学院专业：计算机科学与技术班级：34010101学号：2012040101017姓名：金福鹏指导教师：胡光元完成日期：2015年1月 16日沈阳航空航天大学课程设计报告目 录第1章总体设计方案11.1 设计原理1.1.2 设计思路2.1.3 设计环境2.第2章详细设计方案52.1 顶层方案图的设计与实现 52.1.1 位同步提取电路的设计与实现 52.1.2 器件的选择与引脚锁定 .6.2.1.3 十六进制计数器和鉴相器 92.2 功能模块的设计与实现.9.2.2.1 十六进制计数器模块的设计与实现 92.2.2 鉴相器模块的设计与实现.012.3 仿真调试11.第3章 编程下载与硬件测试 123.1 编程下载123.2 硬件测试及结果分析13参考文献14附录15-#-沈阳航空航天大学课程设计报告第1章总体设计方案1.1 设计原理1位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基 本出发点是在外部码流（code_in）的上升

2、沿和本地时钟（clk）上跳沿相比较无非两 种情况，如图1和图2所示：clkcode_in.图1码流滞后于本地时钟T示意图inATAT3工1图2码流超前于本地时钟 T示意图从码流上跳沿的角度来看，若将码流code_in与本地时钟clk进行逻辑相与， 若相与结果为“1”则说明码流滞后于本地时钟，若为“ 0”则说明码流超前于本 地时钟。2本设计方案的系统框图如图3所示：图3系统功能框图1.2 设计思路根据题目要求，设计位同步时钟提取电路，主要采用自上而下地方法，顶层 设计为原理图设计输入方式，底层设计为自定义，设计的电路有门电路和触发器 等逻辑部件组成，电路主要有分频器，相位选择调整模式，鉴相器，和控制计数 器组成，分频器的功能是把一个周期分成了十六份，即一个周期内产生十六个数 字，分别分配给十六路电路，放在移位寄存器当中(它当中的数字始终在发生变 化)，然后由多路选择器选择一路输出。鉴相器的功能是判断码元信号和本地时钟 信号的相位，如果码元信号相对于本地信号是滞后的，则输出 q为1,计数器的 一个数字由初始相位的值加1,如果码元信号相对于本地信号是超前的，则输出q 为0,计数器的一个数字由

3、初始相位的值减 1,直到两个数字的值相等稳定，最后 把该数字传给多路选择器用来控制移位寄存器当中某一路数字的输出。设计电路经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中， 经硬件测试验证设计的正确性。1.3 设计环境(1)硬件环境：伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组 成实验平台上有寄存器组 R0-R3、运算单元、累加器 A、暂存器B、直通/左移/ 右移单元、地址寄存器、程序计数器、堆栈、中断源、输入 /输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232 口。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局,清晰明了，系统在实验时即使不借助 PC机，也可实时监控数据流状态及正确与否， 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控 制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善

4、的寻址方式、指令系统和强大的模拟调试功能。（2） EDA 环境：Xilinx foundation f3.1 设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台（如图 7所示）功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现 工具、设计验证工具三大部分组成。设计入口工具包括原理图编辑器、 有限状态机编辑器、硬件描述语言（HDL） 编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。其功能是：接收各 种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流程引擎、 限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。设计实现工具 用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功能和时序 仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验,并详尽分析各个时序限制的满足情况口 |旦|白I制| 1_阈Ready图 4 Xilinx foundation f3.1 设计平台COP2000集成调试软件COP2000集成开发环境是为COP2000实验仪与PC机相连进行高层次

5、实验 的配套软件，它通过实验仪的串行接口和 PC机的串行接口相连，提供汇编、反 汇编、编辑、修改指令、文件传送、调试 FPGA实验等功能，该软件在 Windows 下运行。COP2000集成开发环境界面如图5所示。图5 COP2000计算机组成原理集成调试软件-#-第2章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现位同步时钟提取电路的设计与实现的逻辑功能，采用原理图 设计输入方式完成，电路实现基于 XCV200可编程逻辑芯片。在完成原理图的功 能设计后，把输入/输出信号安排到XCV200指定的弓|脚上去，实现芯片的引脚锁 定，如图6所示：p213图6位同步始时钟取电路设计与实现的顶层设计方案图2.1.1 位同步时钟提取电路设计与实现位同步时钟提取电路的设计与实现由分频器、相位选择调整模式，鉴相器， 和控制计数器组成(1)分频器由4个FD芯片组成，它的的功能是把一个周期分成了十六份， 即一个周期内产生十六个数字，分别分配给十六路电路。(2)相位选择调整模式由移位寄存器和多路选择器组成。 移位寄存器是把分 频器传过来的数据放在它当中(它当中的数字始终在发生变化)，然后由多路选择

6、 器选择一路输出。(3)鉴相器的功能是判断码元信号和本地时钟信号的相位，如果码元信号相 对于本地信号是滞后的，则输出q为1,如果码元信号相对于本地信号是超前的， 则输出q为0(4)计数器的功能是一个数字由初始相位的值加 1,如果码元信号相对于本地 信号是超前的，则输出q为0,计数器的一个数字由初始相位的值减 1,直到两个 数字的值相等稳定，最后把该数字传给多路选择器用来控制移位寄存器当中某一 路数字的输出。2.1.2 器件的选择与引脚锁定(1)器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200 实验板，故采用的目标芯片为 Xilinx XCV200可编程逻辑芯片。所选的主要芯片 图及其功能如下所述。38译码器芯片如图所示：D3 8EAODO_, A1D1_A2D2D3 D4 D5 D6 ED7 图7 38译码器芯片其功能如表2.1.1所示：表1 3-8译码器功能表A0 A1 A2ED7 D6 D5 D4 D3 D2 D1D00 0 010 0 0 0 0 0 0 10 0 110 0 0 0 0 0 1 00 1 010 0 0 0 0 1 0 00

7、 1 110 0 0 0 1 0 0 01 0 010 0 0 1 0 0 0 01 0 110 0 1 0 0 0 0 01 1 010 1 0 0 0 0 0 01 1 111 0 0 0 0 0 0 0XXX000000000FD8CE寄存器如图所示:FD3CED7：0Q7:0CEc CLR图8寄存器FD8CE功能表其功能如表2.1.2所示：表2寄存器FD8CE功能表CECPCLRQ7: 01上升沿0Q7: 0=D7: 00上升沿0/、艾XX1Q7: 0=00H比较器芯片如图所示:图9比较器芯片图其功能如表2.1.3所示:表3 比较器COMP8功能表A7 : 0=B7 : 0EQ=1A7 : 0! =B7 : 0EQ=0(2)引脚锁定把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上 去，实现芯片的引脚锁定，各信号及 Xilinx XCV200芯片引脚对应关系如表2.1 所示。表4信号和芯片引脚对应关系相联存储器内部信号图形文件中的输入/输出 信号XCV200芯片弓1脚A7 : 0A7 :0P94.P95.P96.P97P100.P101.P102.

8、P103B7 : 0B7 :0P79.P80.P81.P82P84.P85.P86.P87CLKCLKP213Q7: 0Q7 :0P17.P18.P19沈阳航空航天大学课程设计报告2.1.3 编译、综合、适配利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译， 并最终 生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的 文件和器件下载编程文件。2.2 功能模块的设计与实现位同步时钟提取电路的设计与实现由分频器、相位选择调整模式，鉴相器， 和控制计数器组成。2.2.1 十六进制电路的设计与实现十六进制计数器通过4个T触发器和几个与门和非门电路实现编址功能，此方法是采用了控制时钟信号方式构成 4位同步二进制计数器，由于每个触法的 T 输入恒定为1,所以只要在每个触发器的时钟输入端加一个时钟脉冲，这个触发 器就要翻转一次，由此可知，对于除 FF0以外的每个触发器，只有在低位触发器 全部为1时，计数脉冲才能通过与门送到这些触发器的输入端而发生翻转。十六 进制电路模块的设计如图10所示：图10.十六进制电路设计图沈阳航空航天大学课程设计报告2.2.2 鉴相器的设计与实现本设计方案的鉴相器原理相对简单，不需要用 VHDL语言设计，仅用与门和一个D触发器就可以实现，如图4所示。图中的 的第二个与门（inst23）是为了实现D触发器的时钟输入端与数据输入端同步。卜面给出分频器的VHDL语言关键描述语句if(clkevent and clk=1) then-计数周期-产生分频脉冲if(count=N-1)thencount=0;elsecount=count+1;if count(integer(N/2) thenoutclk=0;elseoutclk=1;end if;end if;end i2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功 能仿真方法对设计的电路进行仿真。(1)建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设 置参数。清零端CLR清零，CS置高电平，然后依次输入数据0-7 (十

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