请给出FPGA的设计流程

1、1、 请给出FPGA的设计流程，包含哪几个主要流程。 2、 简述有限状态机FSM分为哪两类？有何区别？（p178）有限状态机（FSM）分为Moore型有限状态机和Mealy型有限状态机。区别：Moore型状态机的输出只依赖于状态，而与其输入无关，为这种有限状态机的行为进行建模，可以通过在always语句块内使用case语句实现，在每个case分支都应当有输出值及状态转换。在Mealy有限状态机中，输出不仅取决于当前的状态而且和当前的输入值有关。描述Mealy型状态机的办法是使用两个always语句，一个用来描述时序逻辑，另一个用来描述组合逻辑，Moore型状态机进行行为建模，可以通过always语句块内使用case语句来实现。3、 FIFO是一种什么设备？有什么特点？常作为什么设备使用？（p185） 、FIFO（先入先出电路）是一种可以实现数据先入先出的存储器件。FIFO就像一个单向管道，数据只能按固定的方向从管道一头进来，再按相同的顺序从管道另一头出去，最先进来的数据必定是最先出去。FIFO被普遍用作数据缓冲器。4、 通用异步收发器（UART） 分为哪两部分？分别实现什么功能?(p1

2、96) 通用异步收发器（UART） 分为发射端和接收端两部分。发射端将并行的数字信号转换为串行信号后，通过有线或无线传输到另一设备。接收端将串行信号转换成并行信号后，再对数据进行处理，UART就是用来处理这种数据总线和串行口之间串并和并串转换的。 5、 综合的概念。综合就是在给定标准元件库和一定的设计约束条件下，把用语言描述的电路模型转换成门级网表的过程。标准元件库有基本的元件，如基本逻辑门或宏单元，设计约束条件是对最终系统的时序要求与芯片面积要求。6、 测试程序(testbench)应包含哪些部分？怎么生产时钟信号？包含：（1） 线网和寄存器声明，（2） 用initial语句或always语句产生所需的信号。（3） 被测模块实例化（4） 系统任务输出测试结果，把测试结果与预想的设计结果进行比较。通过时延方式可以产生时钟信号，重复模式的波形就是时钟波形。7、 计算机的基本组成部分？运算器、控制器、存储器、输入设备和输出设备。8、 阻塞赋值与非阻塞赋值的区别.(P49)阻塞赋值的操作符是“=”，它先计算右侧表达式的值，然后赋值给等号左端目标，而且在完成整个赋值之前不能被其它语句打断，即就

3、是在某一条阻塞赋值语句正在执行时，处于其后的其它赋值语句都不能执行。这样的赋值语句在完成前一直阻塞同一个语句块内处于其后的其它语句。 非阻塞的操作符是“=”非阻塞过程只能用于给寄存器赋值。之所以称“非阻塞”是因为通常所说的赋值过程都包含部分子过程。 过程1：计算右侧表达式的值 过程2：给左侧目标赋值对阻塞赋值过程而言，这两个过程可以连续完成。而且在完成赋值之前不允许随后的其他程序执行。对于非阻塞赋值，所谓在某过时刻完成赋值，基本这个过程开始执行过程1，在这个过程完成时执行子过程2，这几个子过程之间有一个较小的时间间隔，在这个时间间隔期间，这条非阻塞赋值语句后面的语句也可以执行。9、 行为建模方式分为哪些，过程性赋值的特点是什么？（P32）分为数据流行为建模和顺序行为建模，过程性赋值的特点是：（p48）1） 过程性赋值只出现在initial语句或always语句内。2） 过程性赋值只能给寄存器变量赋值。3） 赋值表达式的右端可以是任何表达式程序:1、 使用行为建模方法给出全加器的程序描述.module A DD(A , B, cin,cout,sum);input A,B,cin;out

4、put sum,cout;reg sum,cout;reg T1,T2,T3;always (A or B or cin) begin sum=(AB)cin; T1=A&cin; T2=B&cin; T3=A&B; Cout=(T1|T2)|T3; endendmodule2、 给出一个带同步复位端的下降沿触发器程序.module dff (data,clk,reset,out);input data,clk,reset;output out;reg out;always( negdge clk)if(! reset)out=1b0;elseout =data;endmodule3、 给出一个异步复位端的8位计数器的程序.module count (out,date,clk,reset);parameter Width=8;input clk,reset;input Width-1:0 data;output Width-1:0 out;reg Width-1:0 out;always (posedge clk or negedge reset)if (!reset)out=8b0;

5、else out=out+1;endmodule4、 给出异步复位端的锁存器程序.module d (reset ,enable,data,q);input reset, enable,data;output q;reg q;always (reset or enable or data)if(reset)q=1b0;else if (enable)q=data;endmodule5、 给出序列检测器检测“01101”的状态机流程图以及状态机的主要程序部分.module deltect (in, out, clock,reset)input in,clock,reset;output out;reg 2:0 state;wire outparameter START=3b000, A=3b001, B=3b010, C=3b011, D=3b100, E=3b101, F=3b110, G=3b111;assign out =(state =D&in=1)?1:0;always (posedge clock or negedge reset)if(!reset)beginstate =

6、START;endelseCase x (state)START;if (in=0)state=A;elsestate=START;A:if (in=1)state=B;elsestate=A;B:if (in=1)state=C;elsestate=F;C:if (in=0)state=D;elsestate=G;D:if (in=1)state=E;elsestate=A;E:if (in=1)state=C;elsestate=A;F:if (in=0)state=A;elsestate=B;G：if (in=0)state=F;elsestate=G;defaultstate=START;endcaseendmodule五、程序注解（20分,每空1分）module AAA ( a ,b ); 定义模块名为AAA，端口为a，b output a ; 定义a为输出端口 input 6:0 b ; 定义b为输出端口，b为7位二进制数 reg2:0 sum; sum为reg型变量，用于统计赞成的人数 integer i; 定义整型变量i为循环控制变量 reg a ; 定义a为寄存器变量

7、 always (b) 过程语句，敏感变量为b begin 语句块 sum = 0; sum初值为0 for(i = 0;i=6;i = i+1) for语句，统计b为1的个数 if(bi) 条件语句 sum = sum+1; 只要有人投赞成票，则 sum加1 if(sum2) a = 1; 若超过4人赞成，则表决通过 else a = 0; 若不到4人，则不通过 endendmodule 本程序的逻辑功能是： 7人投票表决器 。六、VerilogHDL编程题（1、2小题10分，3小题20分） 要求：写清分析设计步骤和注释。1.试用Verilog HDL描述一个带进位输入、输出的8位全加器。端口：A、B为加数，CIN为进位输入，S为和，COUT为进位输出module add4v(a,b,ci,s,co); input3:0 a; input3:0 b; input ci; output3:0 s; output co; wire3:0 carry; function fa_s(input a,input b,input ci); fa_s = a b ci; endfunction function fa_c(input a,input b,input ci); fa_c = a & b | a & ci | b & ci; endfunction assign s0 = fa_s(a0,b0,ci); assign carry0 = fa_c(a0,b0,ci); assign s1 = fa_s(a1,b1,carry0); assign carry1 = fa_c(a1,b1,carry0); assign s2 = fa_s(a2,b2,carry1); assign carry2 = fa_c(a2,b2,carry1); assign s3 =

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