Verilog脉冲发生器程序
2页1、Verilog脉冲发生器程序2014-08-1214:35:17|分类:默认分类|举报|字号订阅/*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*7/TxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTx彳*1*1*1*1*1*1*1*1*1*TxTxTxTxTxTxTxTxTx实现功能简述本模块主要功能是产生一个确定时钟周期长度(最长为256个时钟周期)的脉冲信号,可以自己设定脉冲长度,输出的脉冲信号与时钟上升沿同步脉冲宽度=pulsewide+1时钟周期;输入一个启动信号后,可以产生一个固定时钟周期长度的脉冲信号,与启动信号的长短无关!脉冲宽度可调!1、可以调整输出脉冲宽度2、只要输入一个启动信号,不论启动信号宽度需要能够触发设计,就输出脉冲3、再输出一个完整的脉冲过程中,不论输入多少个启动信号,都只会输出一个脉冲4、不论启动脉冲的宽度多大,
2、输出的脉冲宽度恒定+*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*1*TxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTxTx*1*1*1*1*1*1*1*1*/TxTxTxTxTxTxTxTx/moduleconfirmpulse(clk,reset,start,pulse,pulsewide);inputclk,reset,start;input7:0pulsewide;outputpulse;regpulse;regcounten;reg7:0count;/计数器启动标记,表示一次延时计数开始always(posedgeclk)beginif(reset=b0)counten=b0;elsebeginif(start=b1)countenpulsewide)counten=b0;endend/延时计数器,保证延时pulsewide个时钟周期always(posedgeclk)beginif(reset=b0)count=b00000000;elsebeginif(counten=b0)count=b00000000;elseif(counten=b1&count=pulsewide)count=count+1;elseif(counten=b0&start=b0)count=pulsewide)pulse=b0;elseif(counten=b1)pulse=b1;endendmodule
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