一种实用的FPGA可重构配置方法
7页1、一种高档 FPGA 可重构配置方法文章出处:发布时间:2009/08/25 | 502次阅读| 0次推荐| 0 条留言Sam tec连接器完整的信号来源 molex精选商品劲爆折扌口价每天新产品 时刻 新体验ARM Cortex-M3内核微控制器下单既有机会获取IPAD2来自全球领先品 牌的最新产品目录最新电子元器件资料免费下载完整的15A开关模式电源首 款面向小型化定向照明应用代替基于软件无线电的某机载多模式导航接收机能较好地解决导航体制不兼容 对飞行保障区域的限制,但由于各体制信号差异较大,各自实现其硬件将相当庞 大,若对本系统中数字信号处理的核心FPGA芯片使用可重构的配置方法,将 导航接收机的多种模式以时分复用的方式得以实现,可以重复利用FPGA的硬件 资源,达到了缩小体积,减小功耗,增加灵活性和降低系统硬件复杂程度等目的。 本系统中的核心器件是新一代高档FPGA,适合于计算量大的数字信号处理,包 含实现数字信号处理的DSP块、数字锁相环、硬件乘法器以及各种接口等多项 技术,支持远程更新,但其配置数据大,实现较为复杂。采用CPLD+FLASH方案, 有效的解决了这一问题。1 F
2、PGA 及其可重构技术简介现代高速度FPGA运行时需将其配置数据加载到内部SDRAM中,改变 SDRAM里面的数据,可使FPGA实现不同的功能,即所谓的可重构技术。可重构 技术包括静态系统重构和动态系统重构1。在FPGA处于工作状态时对其部分 配置数据进行更改称为动态配置,否则称为静态配置。由于本系统在工作时需要 改变整个FPGA功能,所以采用静态配置。这种配置是完全的,它对整个FPGA 的功能、参数完全更改,而且其引脚功能也被更改。系统的关键部件为一片高档密度FPGA EP2S30,其要求的一次配置数据达 1.205MBytes,故其配置采用“Flash存储器+CPLD主控器”的方案。EP2S30 支持 5 种配置方案,即 AS(Active Serial)模式、PS(PassiveSerial) 模式、FPP(FastPassive Parallel)模式、PPA(Passive parallel Asynchronous) 模式和J TAG配置模式等。为缩短配置时间,本系统采用FPP模式,配置数据不 压缩,使各配置数据长度一致,以便于分配Flash存储空间,且只需要同数据 率相同
3、的时钟信号2。2 可重构系统硬件设计2.1 芯片介绍2.1.1 FPGA 芯片采用Altera公司Stratixll系列FPGA,具有多达33880个等价逻辑单元 (LE)和13552个自适应逻辑单元(ALM),支持可编程片上系统(SOPC),有多达 1369Kbits片上RAM,支持NIOS嵌入式处理器,片上有多达16个DSP块和64 个18位X18位硬件乘法器以及6个PLL模块,支持远程更新。其片内资源完 全可以实现系统所需的数字下变频(DDC)、幅度调制与解调、方位和距离脉冲形 成以及控制信号的产生等。但其配置数据达1.205MBytes,要完成多模式可重构 配置,其配置数据存储器必须有足够大的空间。2.1.2 Flash 芯片为实现快速配置,综合存储容量、工作电压以及等各方面的要求,Flash芯 片选用AMD公司AM29LV065,其为8MX8bits Flash存储器,内部被分为128 个64Kbytes扇区,可以存储6套配置方案数据。支持3.3V电压读写和擦除, 支持扇区擦除和整片擦除,这一特性有利于实现某一配置数据单独更改。地址不 变时能自动进入休眠状态,将数据锁存,从而
4、减小功耗。2.1.3 控制芯片控制芯片采用Altera公司MAX7000AE系列CPLD EPM7064A,其具有ISP 功能,为3.3V内核,10 口灵活方便,避免了采用单片机作为控制芯片时IO 口 不够用的问题。2.2 硬件连接配置系统硬件连接如图 1所示。讨 I fl I图1配置撓块硬件连接原理图IHTMIETI、阿饰卜工kCEOCONFJWE )BL :3:0ntSEEP2S30UtiQUWTA64A【埠:SAV29LVOK5AlH| L!J:O!IU7-O1胜冊 粒 C配置系统中配置主控制器 EPM7064A 是整个配置系统的核心,它在数据加载 过程中与PC机通讯,产生Flash命令控制字并将配置数据写入Flash存储器, 同时对Flash存储空间进行自动分配;在配置过程中根据系统的配置模式控制 信号将Flash中的数据读出并配置到FPGA中,同时完成FPGA配置所需的时序, 并检测FPGA的状态,若配置成功进入休眠状态以节省功耗,若配置不成功将对 FPGA 进行复位并重新配置。为简化CPLD的控制时序,便于对FPGA进行自动配置,将Flash的存储空 间按顺序划分为 6 个
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