VHDL设计进阶实验与设计

1、VHDLVHDLVHDLVHDL设计进设计进设计进设计进阶实验与设计阶实验与设计阶实验与设计阶实验与设计EDA EDA 技术实用教程技术实用教程实实 验验 与与 设设 计计6-1.七段数码显示译码器设计七段数码显示译码器设计(1)实实验验目目的的：学学习习7段段数数码码显显示示译译码码器器设设计计；学学习习VHDL的的CASE语语句句应应用用及及多层次设计方法。多层次设计方法。(2)实实验验原原理理：7段段数数码码是是纯纯组组合合电电路路，通通常常的的小小规规模模专专用用IC，如如74或或4000系系列列的的器器件件只只能能作作十十进进制制BCD码码译译码码，然然而而数数字字系系统统中中的的数数据据处处理理和和运运算算都都是是2进进制制的的，所所以以输输出出表表达达都都是是16进进制制的的，为为了了满满足足16进进制制数数的的译译码码显显示示，最最方方便便的的方方法法就就是是利利用用译译码码程程序序在在FPGA/CPLD中中来来实实现现。例例6-18作作为为7段段译译码码器器，输输出出信信号号LED7S的的7位位分分别别接接如如图图6-18数数码码管管的的7个个段段，高高位位在在左左，

2、低低位位在在右右。例例如如当当LED7S输输出出为为“1101101”时时，数数码码管管的的7个个段段：g、f、e、d、c、b、a分分别别接接1、1、0、1、1、0、1；接接有有高高电电平平的的段段发发亮亮，于于是是数数码码管管显显示示“5”。注注意意，这这里里没没有有考考虑虑表表示示小小数数点点的的发发光光管管，如如果果要要考考虑虑，需需要要增增加加段段h，例例6-18中中的的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应应改改为为.(7 DOWNTO 0)。实实 验验 与与 设设 计计(3)实实验验内内容容1：说说明明例例6-18中中各各语语句句的的含含义义，以以及及该该例例的的整整体体功功能能。在在QuartusII上上对对该该例例进进行行编编辑辑、编编译译、综综合合、适适配配、仿仿真真，给给出出其其所所有有信信号的时序仿真波形。号的时序仿真波形。提提示示：用用输输入入总总线线的的方方式式给给出出输输入入信信号号仿仿真真数数据据，仿仿真真波波形形示示例例图图如如图图6-17所示。所示。图图6-17 7段译码器仿真波形段译码器仿真波形【例【例6-18

3、】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S IS PORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END;ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A)BEGIN CASE A IS WHEN 0000=LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL;END CASE;END PROCESS;END;实实 验验 与与 设设 计计(4)实实验验内内容容2：引引脚脚锁锁定定及及硬硬件件测测试试。建建议议选选GW48系系统统的的实实验验电电路路模模式式6（参参考考附附录录图图6），用用数数码码8显显示示译译码码输输出出(PIO46-PIO40)，键键8、键键7、键键6和和键键5四位控制输入，硬件验证译码器的工作性能。四位

4、控制输入，硬件验证译码器的工作性能。(5)实实验验内内容容3：用用第第4章章介介绍绍的的例例化化语语句句，按按图图6-19的的方方式式连连接接成成顶顶层层设设计计电电路路（用用VHDL表表述述），图图中中的的CNT4B是是一一个个4位位二二进进制制加加法法计计数数器器，可可以以由由例例4-22修修改改获获得得；模模块块DECL7S即即为为例例6-18实实体体元元件件，重重复复以以上上实实验验过过程程。注注意意图图6-20中中的的tmp是是4位位总总线线，led是是7位位总总线线。对对于于引引脚脚锁锁定定和和实实验验，建建议议选选电电路路模模式式6，用用数数码码8显显示示译译码码输输出出，用用键键3作作为为时时钟钟输输入入(每每按按2次次键键为为1个个时时钟钟脉冲脉冲)，或直接接时钟信号，或直接接时钟信号clock0。(8)实实验验报报告告：根根据据以以上上的的实实验验内内容容写写出出实实验验报报告告，包包括括程程序序设设计计、软软件件编编译译、仿仿真真分分析析、硬硬件件测测试试和和实实验验过过程程；设设计计程程序序、程程序序分分析析报报告告、仿仿真真波波形形图图及及其分析报告。其分析报

5、告。图图6-18共阴数码管及其电路共阴数码管及其电路 图图6-19 计数器和译码器连接电路的顶层文件原理图计数器和译码器连接电路的顶层文件原理图实实 验验 与与 设设 计计6-2.八位数码扫描显示电路设计八位数码扫描显示电路设计(1)实验目的：实验目的：学习硬件扫描显示电路的设计。学习硬件扫描显示电路的设计。(2)实实验验原原理理：图图6-20所所示示的的是是8位位数数码码扫扫描描显显示示电电路路，其其中中每每个个数数码码管管的的8个个段段：h、g、f、e、d、c、b、a（h是是小小数数点点）都都分分别别连连在在一一起起，8个个数数码码管管分分别别由由8个个选选通通信信号号k1、k2、k8来来选选择择。被被选选通通的的数数码码管管显显示示数数据据，其其余余关关闭闭。如如在在某某一一时时刻刻，k3为为高高电电平平，其其余余选选通通信信号号为为低低电电平平，这这时时仅仅k3对对应应的的数数码码管管显显示示来来自自段段信信号号端端的的数数据据，而而其其它它7个个数数码码管管呈呈现现关关闭闭状状态态。根根据据这这种种电电路路状状况况，如如果果希希望望在在8个个数数码码管管显显示示希希望望的的数

6、数据据，就就必必须须使使得得8个个选选通通信信号号k1、k2、k8分分别别被被单单独独选选通通，并并在在此此同同时时，在在段段信信号号输输入入口口加加上上希希望望在在该该对对应应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。实实 验验 与与 设设 计计图图6-20 8位数码扫描显示电路位数码扫描显示电路【例【例6-19】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED IS PORT(CLK:IN STD_LOGIC;SG :OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-段控制信号输出段控制信号输出 BT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-位控制信号输出位控制信号输出 END;ARCHITECTURE one OF SCAN_LED IS SIGNAL CNT8 :STD_LOGIC_VECTOR(2 DOWNTO

7、 0);SIGNAL A :INTEGER RANGE 0 TO 15;BEGINP1：PROCESS(CNT8)BEGIN CASE CNT8 IS WHEN 000=BT=00000001;A BT=00000010;A BT=00000100;A BT=00001000;A BT=00010000;A BT=00100000;A BT=01000000;A BT=10000000;A NULL;END CASE;END PROCESS P1;接下页接下页P2：PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL;END CASE;END PROCESS P3;END;接上页接上页实实 验验 与与 设设 计计(3)实实验验内内容容1：说说明明例例6-19中中各各语语句句的的含含义义，以以及及该该例例的的整整体体功功能能。对对该该例例进进行行编编辑辑、编编译译、综综合合、适适配配、仿仿真真，给给出出仿仿真真波波形形。实实验验方方式式：

8、若若考考虑虑小小数数点点，SG的的8个个段段分分别别与与PIO49、PIO48、PIO42（高高位位在在左左）、BT的的8个个位位分分别别与与PIO34、PIO35、PIO41（高高位位在在左左）；电电路路模模式式不不限限，引引脚脚图图参参考考附附录录图图10。将将GW48EDA系系统统左左下下方方的的拨拨码码开开关关全全部部向向上上拨拨，这这时时实实验验系系统统的的8个个数数码码管管构构成成图图6-20的的电电路路结结构构，时时钟钟CLK可可选选择择clock0，通通过过跳跳线线选选择择16384Hz信信号号。引引脚脚锁锁定定后后进进行行编编译译、下下载载和和硬硬件件测测试试实实验验。将将实实验验过过程程和实验结果写进实验报告。和实验结果写进实验报告。(4)实实验验内内容容2：修修改改例例6-19的的进进程程P1中中的的显显示示数数据据直直接接给给出出的的方方式式，增增加加8个个4位位锁锁存存器器，作作为为显显示示数数据据缓缓冲冲器器，使使得得所所有有8个个显显示示数数据据都都必必须须来来自自缓缓冲冲器器。缓缓冲冲器器中中的的数数据据可可以以通通过过不不同同方方式式锁锁入入，如如来来

9、自自A/D采采样样的的数数据据、来来自自分分时时锁锁入的数据、来自串行方式输入的数据，或来自单片机等。入的数据、来自串行方式输入的数据，或来自单片机等。实实 验验 与与 设设 计计6-3.数控分频器的设计数控分频器的设计(1)实验目的实验目的：学习数控分频器的设计、分析和测试方法。：学习数控分频器的设计、分析和测试方法。(2)实实验验原原理理：数数控控分分频频器器的的功功能能就就是是当当在在输输入入端端给给定定不不同同输输入入数数据据时时，将将对对输输入入的的时时钟钟信信号号有有不不同同的的分分频频比比，数数控控分分频频器器就就是是用用计计数数值值可可并并行行预预置置的的加加法法计计数数器器设设计计完完成成的的，方方法法是是将将计计数数溢溢出出位位与与预预置置数数加加载载输输入入信信号号相相接接即即可可，详细设计程序如例详细设计程序如例6-20所示。所示。(3)分分析析：根根据据图图6-21的的波波形形提提示示，分分析析例例6-20中中的的各各语语句句功功能能、设设计计原原理理及及逻辑功能，详述进程逻辑功能，详述进程P_REG和和P_DIV的作用，并画出该程序的的作用，并画出该程序的R

10、TL电路图。电路图。实实 验验 与与 设设 计计图图6-21 当给出不同输入值当给出不同输入值D时，时，FOUT输出不同频率输出不同频率(CLK周期周期=50ns)实实 验验 与与 设设 计计(4)仿真仿真：输入不同的：输入不同的CLK频率和预置值频率和预置值D，给出如图，给出如图6-21的时序波形。的时序波形。(5)实实验验内内容容1：在在实实验验系系统统上上硬硬件件验验证证例例6-20的的功功能能。可可选选实实验验电电路路模模式式1（参参考考附附录录图图3）；键键2/键键1负负责责输输入入8位位预预置置数数D(PIO7-PIO0)；CLK由由clock0输输入入，频频率率选选65536Hz或或更更高高(确确保保分分频频后后落落在在音音频频范范围围)；输输出出FOUT接接扬扬声声器器(SPKER)。编编译译下下载载后后进进行行硬硬件件测测试试：改改变变键键2/键键1的的输输入入值值，可可听听到到不不同同音调的声音。音调的声音。(6)实实验验内内容容2：将将例例6-20扩扩展展成成16位位分分频频器器，并并提提出出此此项项设设计计的的实实用用示示例例，如如PWM的设计等。的设计等。(7

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