第4章8086的总线与时序ppt课件.ppt

第第4 4章章 8086/80888086/8088的总线的总线与时序与时序主要内容n8086微处置器的组成、引脚功能；微处置器的组成、引脚功能；n8086的的CPU系统；系统；n8086的时序§4.1 8086§4.1 8086微处置器微处置器主要内容：主要内容：指令流水线指令流水线8086外部引线及功能；外部引线及功能；8086的任务时序的任务时序8086的硬件特性〔补充〕n16位微处置器，位微处置器，CMOS型，型，40引脚引脚DIP封装封装n16位数据总线，位数据总线，20位地址总线位地址总线n功耗：＋功耗：＋5V，，360mA〔低功耗型〔低功耗型80C86仅需仅需10mA〕〕n输入特性：输入电流输入特性：输入电流≤0.01mAn逻辑逻辑0：：≤0.8Vn逻辑逻辑1：：≥2.0Vn输出特性：输出特性：n逻辑逻辑0：：≤0.45V，最大，最大2.0mAn逻辑逻辑1：：≥2.4V，最大，最大-0.4mAn输出引脚负载才干：输出引脚负载才干：n74HC、、74ALS、、74AS、、74F负载负载≤10个个n74LS负载负载≤5个个n74、、74S负载负载≤1个个一、指令流水线取指令取指令指令指令译码译码取操取操作数作数执行执行指令指令存放存放结果结果Ø CPU执行一条指令的过程类似于工厂消费流水线，被分Ø 解为多个小的步骤，称为指令流水线。

数据和程序指令控制器的调度分配ALU等 功能部件处置后的数据存储器输出指令流水线n指令流水线有两种运作方式：指令流水线有两种运作方式：n串行方式：串行方式：n 取指令和执行指令在不同的时辰按顺序执行取指令和执行指令在不同的时辰按顺序执行n并行方式：并行方式：n 取指令和执行指令可同时执行，需求有能并行任取指令和执行指令可同时执行，需求有能并行任务的硬件的支持务的硬件的支持串行任务方式n80868086以前的以前的CPUCPU采用串行任务方式采用串行任务方式取指令取指令1执行执行1取指令取指令2执行执行2CPUBUS忙忙 碌碌忙忙 碌碌取指令取指令3执行执行3忙忙 碌碌空闲空闲空闲空闲空闲空闲t1t0t2t3t4t5Ø6个周期执行了3条指令并行任务方式n8086CPU采用并行任务方式采用并行任务方式取指令取指令1取指令取指令2取指令取指令3取指令取指令4执行执行1执行执行2执行执行3BUS忙碌忙碌执行执行4CPUt1t0t2t3t4t5取指令取指令5执行执行5忙碌忙碌忙碌忙碌忙碌忙碌忙碌忙碌忙碌忙碌Ø6个周期执行了5条指令并行操作的前提n取指令部件和指令执行部件要可以并行任务；取指令部件和指令执行部件要可以并行任务；n各部件执行时间根本一样，否那么需再细分；各部件执行时间根本一样，否那么需再细分；n取指令部件取出的指令要能暂存在取指令部件取出的指令要能暂存在CPU内部内部某个地方；某个地方；n指令执行部件在需求时总能立刻获得暂存的指令执行部件在需求时总能立刻获得暂存的指令；指令；n需求处理转移指令问题。

需求处理转移指令问题*超级流水线和超标量构造n超级流水线超级流水线n指令的执行步骤分得更细，流水线长度更长指令的执行步骤分得更细，流水线长度更长n 例如，例如，PIII为为14个阶段，个阶段，P4为为20个阶段个阶段n有利于提高主频有利于提高主频n转移分支时的效率？转移分支时的效率？n处理：分支预测、推测执行处理：分支预测、推测执行n超标量构造超标量构造n对流水线中的关键对流水线中的关键“岗位〞设置多个一样的执行单元岗位〞设置多个一样的执行单元——多个工人完成一道工序多个工人完成一道工序nP4：倍频：倍频ALU×2，， FPU×2〔其中一个为并行〔其中一个为并行FPU〕〕nAthlon XP：：ALU×6，并行，并行FPU×3组组8086 CPU的特点的特点n采用并行流水线任务方式：采用并行流水线任务方式：n 经过设置指令预取队列〔经过设置指令预取队列〔IPQ〕实现〕实现n对内存空间实行分段管理：对内存空间实行分段管理：n 将内存分段并设置地址段存放器，以实现对将内存分段并设置地址段存放器，以实现对1MB空间的寻址空间的寻址n支持多处置器系统：支持多处置器系统：8087 FPU8086 CPU的两种任务方式的两种任务方式n8086可任务于两种方式下，即：可任务于两种方式下，即：n 最小方式和最大方式。

最小方式和最大方式n最小方式不支持最小方式不支持8087存储器和存储器和I/O控制信号控制信号全部由全部由CPU产生n最大方式支持最大方式支持8087 CPU的部分信号线被用的部分信号线被用作作8087的控制，因此需求由的控制，因此需求由8288总线控制器总线控制器来产生这些控制信号来产生这些控制信号注：80286以后的CPU不再区分这两种任务方式最小方式下的衔接表示图8086CPU••控制总线控制总线数据总线数据总线地址总线地址总线地址地址锁存器锁存器数据总线数据总线缓冲器缓冲器ALE时钟发时钟发生生 器器8284A地址地址/数据数据8286〔或74LS245〕8282〔或74LS373〕三片Vcc MN/MXDENDT/R最大方式下的衔接表示图8088CPU数据总线数据总线地址总线地址总线地址地址锁存器锁存器数据总线数据总线缓冲器缓冲器时钟发时钟发生生 器器总总 线线控制器控制器控制总线控制总线8284A8288ALECLK MN/MX82828286GND8288总线控制器n最大方式下，最大方式下， 8288总线控制器产生某些总线控制器产生某些CPU不再提供的控制信号。

不再提供的控制信号n8288产生的信号包括：产生的信号包括：n独立的独立的I/O控制命令：控制命令：IORC、、IOWCn独立的存储器控制命令：独立的存储器控制命令：MRDC、、MWTCn中断呼应信号和总线控制信号中断呼应信号和总线控制信号n以上三组信号取代了最小方式的：以上三组信号取代了最小方式的：nALE、、WR、、IO/M、、DT/R、、DEN、、INTA8288总线控制器逻辑框图控制逻辑命令信号产生器控制信号产生器形状译码器S0S1S2CLKAENCENIOBDT/ RDENMCE/PDENALEMCE/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连；否那么，用于允许I/O总线收发器MRDC〔MEMR〕MWTC〔MEMW〕AMWCIORC 〔IOR〕IOWC 〔IOW〕AIOWCINTA 〔INTA〕二、8086CPU的引线及功能二、8086CPU的引线及功能引脚定义的方法可大致分为：每个引脚只传送一种信息〔如RD〕电平的高低代表不同的含义〔如M/IO〕在不同方式下有不同的称号和定义〔如WR/LOCK〕分时复用引脚〔如AD15～AD0〕引脚的输入、输出分别传送不同的信息〔如RQ/GT0〕最小方式下的主要引线nMN/MX 任务方式控制任务方式控制n=0〔接地〕：任务于最大方式；〔接地〕：任务于最大方式；n=1〔接〔接Vcc〕：任务于最小方式。

〕：任务于最小方式最小方式下的主要引线地址总线、数据总线：地址总线、数据总线：AD15AD15～～AD0AD0：三态：三态地址地址/ /数据复用引脚数据复用引脚ALE=1ALE=1时作为地址线时作为地址线A16A16～～A0A0，，ALE=0ALE=0时作为数据线时作为数据线D16D16～～D0D0传送地址时为输出，传送数据时为双向传送地址时为输出，传送数据时为双向A19-A16/S6-S3A19-A16/S6-S3：输出，三态：输出，三态地址地址/ /形状复用引脚形状复用引脚ALE=1ALE=1时作为地址线时作为地址线A19A19～～A16A16，，ALE=0ALE=0时作为控制信号时作为控制信号最小方式下的主要引线控制信号：控制信号：WRWR：输出，三态：输出，三态写选通讯号，表示写选通讯号，表示CPUCPU正在写数据到正在写数据到MEMMEM或或I/OI/O设备RDRD：输出，三态：输出，三态读信号，表示读信号，表示CPUCPU正在从总线上读来自于正在从总线上读来自于MEMMEM或或I/OI/O设备的数设备的数据M/IOM/IO：输出，三态：输出，三态区分是读写存储器还是读写区分是读写存储器还是读写I/OI/O端口〔即地址总线上的地址端口〔即地址总线上的地址是存储器地址还是是存储器地址还是I/OI/O端口地址〕。

端口地址〕最小方式下的主要引线nDEN：输出，三态：输出，三态n数据总线允许信号用来翻开外部数据总线缓冲器数据总线允许信号用来翻开外部数据总线缓冲器nDT/R：输出，三态：输出，三态n阐明阐明CPU正在传送还是接纳数据，用来作为外部数正在传送还是接纳数据，用来作为外部数据总线缓冲器的方向控制；据总线缓冲器的方向控制；nALE：输出：输出n地址锁存允许信号，表示地址地址锁存允许信号，表示地址/数据总线上传输的数据总线上传输的是地址信号是地址信号Ø以上三个信号的用法见下页图以上三个信号的用法见下页图数据/地址分别电路(最小方式)8282或’3738086BHE/S7A19-A16 /S6-S3AD15-AD0OE8286或’245OEDIRD15 - D0DT/ RALESTBA19 - A0BHE地址总线数据总线DENCPU总线系统总线最小方式下的主要引线nRESET：输入：输入 n复位信号，坚持复位信号，坚持4个以上时钟周期的高电平常将引起个以上时钟周期的高电平常将引起CPU进入复位过程〔进入复位过程〔IF清清0，并从存储单元，并从存储单元FFFF0H开场执行指令〕；开场执行指令〕；nBHE/S7：输出：输出n高高8位数据总线允许。

在读位数据总线允许在读/写操作期间允许高写操作期间允许高8位数位数据总线据总线D16～～D8有效〔即读有效〔即读/写数据的高写数据的高8位〕 nREADY：输入：输入n预备就绪用于与存储器或预备就绪用于与存储器或I/O接口的同步接口的同步n=0时时CPU进入等待形状〔插入进入等待形状〔插入1个或多个等待周期〕个或多个等待周期〕READY引脚的作用总线周期总线周期T2T1T3T4时钟周期总线周期总线周期T2T1T3TwaitT4规范总规范总线周期线周期添加了等待添加了等待形状的总线形状的总线周期周期假设在假设在T3周期上升沿检测到周期上升沿检测到READY=0，将插入等待周期，插入的个数取决于，将插入等待周期，插入的个数取决于READY何时变为何时变为1采样采样中断恳求和呼应信号nINTR：输入：输入n可屏蔽中断恳求输入端，可屏蔽中断恳求输入端，CPU要检查要检查IF形状形状nNMI：输入：输入n非屏蔽中断恳求输入端，非屏蔽中断恳求输入端， CPU不检查不检查IF形状形状nINTA：输出：输出n中断呼应信号，表示中断呼应信号，表示CPU已进入中断呼应周期已进入中断呼应周期n此信号常用来选通中断向量号。

此信号常用来选通中断向量号总线坚持信号nHOLD：输入：输入n总线坚持恳求用来直接存储器存取总线坚持恳求用来直接存储器存取(DMA)当CPU以外以外的其他设备要求占用总线以便访问存储器时，经过此引脚的其他设备要求占用总线以便访问存储器时，经过此引脚向向CPU发出恳求发出恳求nHOLD=1时，时，CPU停顿执行指令，并将地址停顿执行指令，并将地址/数据总线和数据总线和控制总线中的一切三态控制线置为高阻形状控制总线中的一切三态控制线置为高阻形状nHLDA：输出：输出n总线坚持呼应总线坚持呼应CPU对对HOLD信号的呼应信号指示信号的呼应信号指示CPU已进入坚持形状已进入坚持形状其他信号nTEST：输入：输入n测试信号执行测试信号执行WAIT指令时将测试此引脚的指令时将测试此引脚的形状n=0时，时，WAIT指令相当于空操作指令相当于空操作(NOP)n=1时，时，WAIT指令将反复测试直到它变为指令将反复测试直到它变为0n通常此引脚与通常此引脚与8087算术协处置器相连算术协处置器相连nCLK：输入：输入n时钟引脚为时钟引脚为CPU提供根本的定时信号提供根本的定时信号n占空比必需为占空比必需为33％％(高高1/3，低，低2/3)。

三、8086CPU的内部构造〔第一章已讲述，回想一下〕n8086内部由两部分组成：内部由两部分组成：n 执行单元〔执行单元〔EU〕〕n 总线接口单元〔总线接口单元〔BIU〕〕结结 构构执行单元n功能：执行指令，详细操作如下功能：执行指令，详细操作如下n 从从IPQ中取指令代码中取指令代码n n 译码译码n n 完成指定的操作完成指定的操作n n 结果保管到目的操作数结果保管到目的操作数n n运算特征保管在标志存放器运算特征保管在标志存放器FLAGS〔仅对影响标志的指令〕〔仅对影响标志的指令〕总线接口单元功能：功能：从内存中取指令到指令预取队列从内存中取指令到指令预取队列IPQ；；担任与内存或担任与内存或I/O接口之间的数据传送；接口之间的数据传送；在执行转移指令时，在执行转移指令时，BIU将去除将去除IPQ，然后从，然后从转移的目的地址处开场取指令并重新填充转移的目的地址处开场取指令并重新填充IPQ8086构造特点小结n有有EU和和BIU两个独立的、同时运转的部件两个独立的、同时运转的部件n二者经过二者经过IPQ构成一个两工位流水线构成一个两工位流水线n指令被指令被EU和和BIU按流水线方式处置：按流水线方式处置：n提高了提高了CPU的运转速度；的运转速度；n提高了提高了CPU的执行效率；的执行效率；n降低了对存储器存取速度的要求。

降低了对存储器存取速度的要求4.3 8086的任务时序n任务时序分为很多小的时间片任务时序分为很多小的时间片:n时钟周期时钟周期n 一个时钟脉冲所继续的时间时钟周期一个时钟脉冲所继续的时间时钟周期越短，越短，CPU执行速度越快执行速度越快n总线周期总线周期n 经过总线对存储器或经过总线对存储器或I/O接口进展一次接口进展一次访问所需求的时间普通包括访问所需求的时间普通包括4个时钟周期个时钟周期n在在5MHz的任务频率时，一个规范总线周的任务频率时，一个规范总线周期为期为0.8μs总线周期中各时钟周期的操作nT1周期周期nCPU向存储器或向存储器或I/O发送地址发送地址nCPU向地址向地址/数据分别器〔地址锁存器〕发送数据分别器〔地址锁存器〕发送ALE信号信号nT2周期周期n给存储器或给存储器或I/O发送写入的数据发送写入的数据n测试测试READY引脚形状，以决议能否插入等待周期引脚形状，以决议能否插入等待周期n发出发出RD或或WR信号信号nT3周期周期n等待存储器或等待存储器或I/O存取数据完成存取数据完成n使数据在使数据在CPU与存储器或与存储器或I/O之间传输之间传输nT4周期周期n写入数据写入数据 读读/ /写总线周期的信号波形见下页图。

写总线周期的信号波形见下页图数据写入存储器时的总线操作——写总线周期①由ALE信号将地址锁存到地址锁存器②DEN=0并且DT/R=1时翻开总线缓冲器，将其放到系统数据总线上③此信号与M/IO信号共同构成存储器写控制信号，将数据写入存储器数据从存储器读出的总线操作——读总线周期③DEN=0并且DT/R=0时翻开总线缓冲器，将其放到CPU总线上，供CPU读入 较完好较完好的读总线的读总线周期周期②此信号与M/IO信号共同构成存储器读控制信号①由ALE信号将地址锁存到地址锁存器补充：补充：80386CPU主要特性：主要特性：全全32位构造位构造(ALU、、BUS、、Reg)，可处置，可处置8/16/32位数据位数据物理寻址空间物理寻址空间232字节〔字节〔4GB〕〕外部数据总线传输率为外部数据总线传输率为33MB/s片内集成片内集成MMU，支持段式或页式虚拟存储管理和，支持段式或页式虚拟存储管理和特权维护特权维护虚存空间虚存空间64TB，，1MB或或4GB/段，段，16384段段/义义务务4级特权层：普通级特权层：普通OS为为0、、1、、2级，用户程序为级，用户程序为3级级实地址方式、虚拟实地址方式、虚拟8086方式和维护方式方式和维护方式硬件支持多义务，一条指令可完成义务转换，转硬件支持多义务，一条指令可完成义务转换，转换时间换时间≤17us更先进的流水线构造：更先进的流水线构造：16字节指令队列字节指令队列时钟速度：时钟速度：16～～33MHz1. 内部构造内部构造分三个部分：分三个部分：总线接口单元〔总线接口单元〔BIU〕〕与存储器和接口间的数据传送与存储器和接口间的数据传送中央处置单元〔中央处置单元〔CPU〕〕指令预取部件、指令译码部件、执行部件指令预取部件、指令译码部件、执行部件指令译码和执行指令译码和执行存储器管理单元〔存储器管理单元〔MMU〕〕段管理部件、页管理部件段管理部件、页管理部件地址转换、虚存管理地址转换、虚存管理内部内部构造构造2. 主要引线功能主要引线功能nD0～～D31 ：双向，：双向，32位数据总线位数据总线 ；；nA2～～A31 ：输出，：输出，30位地址总线；位地址总线；nBE0～～BE3 ：字节选通输出，与：字节选通输出，与30位地址线结合可位地址线结合可n 相当于相当于32位地址；位地址；nW/R：输出，写：输出，写/读控制信号；读控制信号；nD/C：输出，数据传送周期：输出，数据传送周期/控制周期；控制周期；nBS16：输入，有效那么总线宽度为：输入，有效那么总线宽度为16位；位；nADS：输出，地址信号有效；：输出，地址信号有效；nNA：输入，下一地址恳求信号；：输入，下一地址恳求信号；n其他信号与其他信号与8086根本一致根本一致 80386的任务方式小结n实方式实方式n只允许只允许CPU访问第一个访问第一个1MB存储器空间存储器空间n实方式存储器实方式存储器/常规内存常规内存n每次加电每次加电/复位后默许的任务方式复位后默许的任务方式n存储单元的地址都由存储单元的地址都由“段＋偏移〞组成段＋偏移〞组成n维护方式维护方式n允许允许CPU访问一切存储器空间访问一切存储器空间n段地址由描画符提供，描画符由选择子在描画符表中选择段地址由描画符提供，描画符由选择子在描画符表中选择n分页机制分页机制n虚拟虚拟8086方式方式n在维护方式下模拟多个在维护方式下模拟多个8086任务环境任务环境 地址转地址转换换三、Pentium 4 CPU简介n物理特性〔三个版本〕物理特性〔三个版本〕n2000.8 Willametten0.18u铝工艺铝工艺n1.4GHz ～～ 2.0GHznSocket 423/3400万晶体管，万晶体管，Socket 478/4200万晶体管万晶体管nFSB 400/533MHzn12KμOps+8KB L1+256KB L2n2019.2 Northwoodn0.13u铝铝/铜工艺铜工艺n1.6GHz ～～ 3.06GHznSocket 478，，5500万晶体管万晶体管nFSB 533/800MHzn12KμOps+8KB L1+512KB L2+2MB L3(XE版本版本) n2019.2 Prescottn0.09u铜工艺铜工艺n2.8GHz ～～ ？？nSocket 478/SocketT，，12500万晶体管万晶体管nFSB 800MHzn16KμOps+16KB L1+1MB L2Pentium 4 CPU简介简介nNetburst体系构造体系构造n2个个2x ALU＋＋1个个1x ALU，两个，两个2x AGU(地址地址)n超级流水线，超级流水线，20级级n高级动态执行高级动态执行n乱序执行：一条指令暂时不能执行时，后面的指令可继续执行乱序执行：一条指令暂时不能执行时，后面的指令可继续执行n推测执行：为保证流水线不延续，先执行再判别，发现预测错误时再前推测执行：为保证流水线不延续，先执行再判别，发现预测错误时再前往错误点重新开场往错误点重新开场n同时执行同时执行126条指令条指令n同时执行同时执行48个读取操作和个读取操作和24个存储操作个存储操作n加强的分支预测才干加强的分支预测才干n分支目的缓存分支目的缓存BTB，可追踪，可追踪4096个分支目的地址个分支目的地址n新型缓存体系构造新型缓存体系构造n12K微指令追踪缓存，微指令追踪缓存， 存放已执行过的指令，以便分支预测错误时可以存放已执行过的指令，以便分支预测错误时可以立刻恢复到错误的分支点立刻恢复到错误的分支点n8KB L1数据缓存数据缓存n256KB～～512KB L2高级传输缓存高级传输缓存n4倍速总线接口倍速总线接口n总线频率总线频率100MHz〔〔133MHz〕〕*4＝＝400MHz〔〔533MHz〕〕 FSBPentium 4 CPU简介简介n加强的单指令多数据流指令集加强的单指令多数据流指令集SSE2n144条条128位多媒体指令位多媒体指令n128位整数运算、位整数运算、128位双精度浮点运算位双精度浮点运算n改善了视频、音频、改善了视频、音频、3D图形、网络等领域的数图形、网络等领域的数据处置才干据处置才干n存储管理根本同存储管理根本同80386n根本运转环境根本运转环境。