试用上升沿触发的JK触发器设计一时序电路.doc

试用上升沿触发的JK触发器设计一时序电路贵州大学课程设计报告课程名称：试用上涨沿触发的JK触发器设计一时序电路系部：电气工程及其自动化专业班级：XXX_______小构成员：_____XXX_______________指导教师：XXX_______达成时间：报成功绩：评阅教师日期数字电子技术基础课程设计报告一.设计要求试用上涨沿触发的JK触发器设计一起步时序电路，其状态如图以下图：（1）．要求电路使用的门电路最少二 .设计的作用、目的掌握JK触发器的原理1 边缘JK触发器的构造与原理这类边缘触发器是利用门电路的传输延缓时间实现边缘触发的，电路构造如图1所示这个电路包括一个由与或非门G1和G2构成的基本RS触发器和两个输入控制G3和G4并且，门G3和G4的传输时间大于基本RS触发器的翻转时间设触发器的初始状态为Q=0、Q=1CP=0时门B、、G3和G4同时被CP的低电平封闭而因为G3和G4的输出P、两头为高电平，门A、是翻开的，故基本RS触发器的状态经过A、得以保持图1边缘JK触发器CP变成高电平此后，门B、第一排除封闭，基本RS触发器能够经过B、持续保持原状态不变。

此时输入为J=1、K=0，则经过门G3和G4的传输延迟时间后P=0、，门A、均不导通，对基本RS触发器的状态没有影响当CP降落沿抵达时，门B、立刻被封闭，但因为门G3和G4存在传输延迟时间，所以P、的电平不会立刻改变所以，在瞬时出现A、B各有一个输入端为低电平的状态，使，并经过使Q=0因为G3的传输延缓时间足够长，能够保证在P点的低电平消逝从前Q的低电平已反应到了门A，所以在P点的低电平消逝此后触发器获取的1状态将保持下去经过G3和G4的传输延缓时间后，P和都变成高电平，但对基本RS触发器的状态并没有影响同时，CP的低电平已将门G3和G4封闭，J、K状态即便再发生变化也不会影响触发器的状态了2特色表和特色方程触发器稳固状态下J、K、、之间的逻JKQnQn+1辑关系如特色表所示00000011010001101001101111011110特色表由特色表可得出特色方程：Qn+1=JQn+KQn3 状态变换图和时序图边缘JK触发器的状态变换图和时序图如图2所示图(a)为状态变换图，图(b)为时序图，边缘JK触发器在给定输入信号J、K和CP的作用下，Q1端输出为触发器时钟的动作沿是上涨沿和Q2端输出为降落沿的波形。

a)(b)图2边缘JK触发器的状态变换图时序图3.,逻辑符号边缘JK触发器分上涨边缘和降落边缘两种，它的逻辑符号如图3所示，CP端有空心圆符号的是降落边缘，无空心圆符号的是上涨边缘a)上涨边缘(b)降落边缘图3边缘JK触发器的逻辑符号4. 集成边缘JK触发器(1)．TTL集成边缘JK触发器图4.21(a)是TTL集成边缘JK触发器74LS112引出端功能图2)．CMOS集成边缘JK触发器图4(b)是CMOS集成边缘JK触发器CC4027引出端功能图a)(b)5. 逻辑符号2. 特色方程G1&&G2JCPK1JC11KG3&&G4JCPKJCPKJCPK(a)逻辑电路(b)曾用符号(c)国标符号时序逻辑电路的剖析和设计剖析步骤：1、写出驱动方程（激励）2、每一级的状态转移方程；3、画出状态转移图4、检查自启动状况5、写出电路功能6、画出电路设计步骤1、成立原始状态图和状态表2、状态简化（个人建议，这是数字电路设计中很麻烦的一步）3、状态分派（状态编码）4、选择储存器的种类，去定储存电路的激励输入5、求输出函数6、画逻辑图7．时序逻辑电路的特色：任一时刻输出状态不单取决于当时的输入信号，还与电路本来的状态相关。

所以时序电路中一定含有储存器件8．时序逻辑电路的设计步骤一般为：设计要求→原始状态转换图→状态化简→状态编码&触发器选择→激励表或状态方程→激励方程/输出方程→自启动检查→逻辑图9．描绘时序电路逻辑功能的方法有逻辑方程组、状态表、状态图和时序图等10．时序逻辑电路的剖析步骤一般为：逻辑图→时钟方程异步）、激励方程、输出方程→状态方程→状态变换表→状态变换图和时序图→逻辑功能三.设计的详细实现1．系统概括触发器：触发器是构成时序逻辑电路的基本逻辑零件 它有两个稳固的状态：0状态和1状态；-在不同的输入状况下，它能够被置成0状态或1状态；? 当输入信号消逝后，所置成的状态能够保持不变所以，触发器能够记忆1位二值信号依据逻辑功能的不同，触发器能够分为RS触发器、D触发器、JK触发器、T和T′触发器；依照构造形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边缘触发器同步JK触发器信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，信号输入端，低电平有效n n将S=JQ、R=KQ代入同步RS触发器的特征方程，得同步JK触发器的特征方程：Qn1SRQnJQnKQnQnJQnKQn特征表JK=1×/状态图0×/01×0/波形图×1/CPJK在数字电路中，凡在CP时钟脉冲控制下，依据输入信号J、K状况的不同，拥有置0、置1、保持和翻转功能的电路，都称为JK触发器。

集成同步D触发器VCC4D4Q4Q2G3Q3Q3DVDD4Q4D3D3Q3Q2Q2Q16151413121110916151413121110974LS375CC404212345678123456781D1Q1Q1G2Q2Q2DGND4Q1Q1Q1DCPPOL2DVSS(a)74LS375的引脚图(b)CC404的引脚图POL＝1时，CP＝1有效，锁存的内容是CP降落沿时刻D的值；POL＝0时，CP＝0有效，锁存的内容是CP上涨沿时刻D的值主从JK触发器将SJQnRKQn代入主从RS触发器的特征方程，即可获取主从JK触发器的特征方程：Qn1SRQnJQnKQnQnJQnKQnCP降落沿到来时有效主从JK触发器没有拘束特征表JKnn+1功能0000Qn1Qn保持00110100Qn10置001101001Qn11置110111101Qn1Qn翻转1110时序图逻辑符号QCPQJK1JC11KJCPKJCPK电路特色曾用符号国标符号①主从JK触发器采纳主从控制构造，从根本上解决了输入信号直接控制的问题，。