8086的总线操作和时序.ppt

Ø1最小组态下的基本引脚最小组态下的基本引脚最小组态下的总线时序最小组态下的总线时序最小组态下的总线形成最小组态下的总线形成第第5 5章章 80868086的总线操作和时序的总线操作和时序Ø15.1 概述概述Ø时钟周期（时钟周期（T状态）状态）计算机是一个复杂的计算机是一个复杂的时序逻辑电路时序逻辑电路，时序逻辑电路都，时序逻辑电路都 有有“时钟时钟”信号 计算机的计算机的“时钟时钟”是由是由振荡源振荡源产生的、产生的、幅度和周期不变的节拍脉冲，每个幅度和周期不变的节拍脉冲，每个脉冲周期脉冲周期称为称为时钟周期时钟周期，，又称为又称为T状态状态计算机是在计算机是在时钟脉冲时钟脉冲的统一控制下，一个节拍一个节拍的统一控制下，一个节拍一个节拍 地工作的地工作的Ø总线周期总线周期 是指是指CPU通过总线操作与外部（存储器或通过总线操作与外部（存储器或I/O端口）进行端口）进行一次数据交换的过程一次数据交换的过程根据总线操作功能的不同，有多种不同的总线周期如存根据总线操作功能的不同，有多种不同的总线周期如存储器读周期、存储器写周期、储器读周期、存储器写周期、I/O读周期、读周期、I/O写周期等。

写周期等 5.1.1 时钟周期（时钟周期（T状态）、总线周期和指令周期状态）、总线周期和指令周期Ø8086的基本总线周期需要的基本总线周期需要4个个时钟周期时钟周期4个时钟周期编号为个时钟周期编号为T1、、T2、、T3和和T4总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态” 时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数Ø当需要延长总线周期时插入等待状态当需要延长总线周期时插入等待状态TwØCPU进行内部操作，没有对外操作时，其引脚就处于进行内部操作，没有对外操作时，其引脚就处于空闲状态空闲状态Ti (1) (1)在在T T1 1状态，状态，CPUCPU往多路复用总线上发出往多路复用总线上发出地址信息地址信息，以指出要，以指出要寻址的存储单元或外设端口的地址寻址的存储单元或外设端口的地址 (2) (2)在在T T2 2状态，状态，CPUCPU从总线上撤消地址，而使总线的低从总线上撤消地址，而使总线的低1616位浮空，位浮空，置成高阻状态，置成高阻状态，为传输数据作准备为传输数据作准备总线的最高总线的最高4 4位（位（A A1919～～ＡＡ1616）用）用来输出来输出本总线周期状态信息本总线周期状态信息。

在这些状态信息用来表示中断允许状在这些状态信息用来表示中断允许状态，当前正在使用的段寄存器名等态，当前正在使用的段寄存器名等 (3) (3)在在T T3 3状态，多路总线的高状态，多路总线的高4 4位继续提供状态信息，而多路总位继续提供状态信息，而多路总线的低线的低1616位（位（80888088则为低则为低8 8位）上出现位）上出现由由CPUCPU写出的数据或者写出的数据或者CPUCPU从从存储器或端口读入的数据存储器或端口读入的数据 (4) (4)在有些情况下，外设或存储器速度较慢，不能及时地配合在有些情况下，外设或存储器速度较慢，不能及时地配合CPUCPU传送数据这时，外设或存储器会通过传送数据这时，外设或存储器会通过“READYREADY”信号线在信号线在T T3 3状状态启动之前向态启动之前向CPUCPU发一个发一个“数据未准备好数据未准备好”信号，于是信号，于是CPUCPU会在会在T T3 3之之后插入后插入1 1个或多个附加的时钟周期个或多个附加的时钟周期TwTwTwTw也叫也叫等待状态等待状态，在，在TwTw状态，状态，总线上的信息情况和总线上的信息情况和T T3 3状态的信息情况一样。

当指定的存储器或外状态的信息情况一样当指定的存储器或外设完成数据传送时，便在设完成数据传送时，便在“READYREADY”线上发出线上发出“准备好准备好”信号，信号，CPUCPU接收到这一信号后，会自动脱离接收到这一信号后，会自动脱离TwTw状态而进入状态而进入T T4 4状态 (5) (5)在在T T4 4状态，状态，总线周期结束总线周期结束 Ø指令周期指令周期每每条条指指令令的的执执行行包包括括取取指指令令、、译译码码和和执执行行执执行行一一条条指指令令所需要的时间称为所需要的时间称为指令周期指令周期指指令令指指令令周周期期是是由由1 1个个或或多多个个总总线线周周期期组组合合而而成成或或者者说说，，指令周期可以被划分为若干个总线周期指令周期可以被划分为若干个总线周期80868086中中的的指指令令码码最最短短的的只只需需要要一一个个字字节节，，多多的的有有6 6个个字字节节多多字字节节指指令令，，取取指指（（存存储储器器读读））就就需需要要多多个个总总线线周周期期；；在在指指令令的的执执行行阶阶段段，，由由于于各各种种不不同同寻寻址址方方式式，，需需要要的的总总线线周周期期个个数也各不相同。

因此数也各不相同因此80868086的指令周期是不等长的的指令周期是不等长的对对于于8086CPU8086CPU来来说说，，在在EUEU执执行行指指令令的的时时候候，，BIUBIU可可以以取取下下一一条条指指令令由由于于EUEU和和BIUBIU可可以以并并行行工工作作，，80868086指指令令的的最最短短执执行行时时间间可可以以是是两两个个时时钟钟周周期期，，一一般般的的加加、、减减、、比比较较、、逻逻辑辑操操作作是是几几十十个个时时钟钟周周期期，，最最长长的的为为1616位位乘乘除除法法约约要要200200个个时时钟钟周周期演示5.2 处理器总线处理器总线Ø外部特性表现在其引脚信号上，学习时外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：请特别关注以下几个方面：指指引引脚脚信信号号的的定定义义、、作作用用；；通通常常采采用用英英文文单单词词或或其其缩缩写表示写表示信信号号从从芯芯片片向向外外输输出出，，还还是是从从外外部部输输入入芯芯片片，，或者是双向的或者是双向的起起作作用用的的逻逻辑辑电电平平高高、、低低电电平平有有效效上上升、下降边沿有效升、下降边沿有效输输出出正正常常的的低低电电平平、、高高电电平平外外，，还还可可以以输输出出高高阻的第三态阻的第三态⑶ ⑶ 有效电平有效电平⑷ ⑷ 三态能力三态能力⑵ ⑵ 信号的流向信号的流向⑴⑴ 引脚的功能引脚的功能5.2.1 8086的两种组态的两种组态Ø当当8086 CPU与存储器和外设构成一个计算机的硬件与存储器和外设构成一个计算机的硬件系统时，根据所连的存储器和外设的规模，系统时，根据所连的存储器和外设的规模，8086可可以有两种不同的组态。

以有两种不同的组态Ø两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统Ø最小模式最小模式构成小规模的应用系统构成小规模的应用系统8086本身提供所有的系统总线信号本身提供所有的系统总线信号Ø最大模式最大模式构成较大规模的应用系统，例如可以接入数值协处理器构成较大规模的应用系统，例如可以接入数值协处理器80878086和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号输入输出协处理器输入输出协处理器8089Ø两种组态利用两种组态利用MN/MX*引脚区别引脚区别MN/MX*MN/MX*接高电平为最小组态模式接高电平为最小组态模式MN/MX*MN/MX*接低电平为最大组态模式接低电平为最大组态模式Ø两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别IBM PC/XTIBM PC/XT采用最大组态采用最大组态我们以最小组态展开基本原理我们以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*））表示低电平有效表示低电平有效8086的引脚图的引脚图5.2.2 最小组态的引脚信号最小组态的引脚信号分类学习这分类学习这40个引脚（总线）信号个引脚（总线）信号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引脚5.其它引脚其它引脚1. 数据和地址引脚数据和地址引脚AD15 ~ AD0（（Address/Data）） (39，，2~16) 地址地址/数据数据分时复用分时复用引脚，双向、引脚，双向、三态三态Ø作为复用引脚，在总线周期的作为复用引脚，在总线周期的T1状态作为状态作为低低16位地址位地址线线。

ØT2 、、T3、、TW状态，作为数据总线状态，作为数据总线 Ø在在DMA方式时，这些引线被置为高阻状态，方式时，这些引线被置为高阻状态，置为高阻状态置为高阻状态A19/S6 ~ A16/S3（（Address/Status）） (35~38) 地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态Ø在总线周期的在总线周期的T1状态输出高状态输出高4位地址位地址A19 ~ A16Ø由于由于8086/8088对对I/0端口的寻址仅用低端口的寻址仅用低16位地址线，故位地址线，故A19 ~ A16作为地址总线使用时只能对存储器寻址作为地址总线使用时只能对存储器寻址Ø其他时间输出状态信号其他时间输出状态信号S6 ~ S3 ，作用为：，作用为： S6：始终为低电平始终为低电平 S5：输出，指明标志寄存器中中断允许标志：输出，指明标志寄存器中中断允许标志IF的当前状态的当前状态 S4、、S3：编码，指明当前正在使用的段寄存器编码，指明当前正在使用的段寄存器S4S3当前正在使用的段寄存器名当前正在使用的段寄存器名00ES01SS10CS或未用或未用11DS2. 读写控制引脚读写控制引脚ALE（（Address Latch Enable）） (25) Ø地址锁存允许地址锁存允许，输出、高电平有效，是微处理器提供，输出、高电平有效，是微处理器提供给地址锁存器给地址锁存器8282/8283的控制信号的控制信号Ø在总线周期的在总线周期的T1状态状态ALE引脚高电平有效，引脚高电平有效，表示当前表示当前在地址在地址/数据复用总线上输出的是地址信息数据复用总线上输出的是地址信息，即，即AD15 ~ AD0和和A19/S6 ~ A16/S3正在传送地址信息正在传送地址信息 ，地址锁存，地址锁存器把器把ALE作为锁存信号，对地址进行锁存。

作为锁存信号，对地址进行锁存Ø由于地址信息在这些复用引脚上由于地址信息在这些复用引脚上出现的时间很短暂出现的时间很短暂，，所以系统可以利用所以系统可以利用ALE引脚将地址锁存起来引脚将地址锁存起来Ø注意：注意：ALE没有高阻状态没有高阻状态 M/IO*（（Memory/Input and Output）） (28) ØI/O或存储器访问或存储器访问，输出、三态，输出、三态Ø该引脚输出低电平时，表示该引脚输出低电平时，表示CPU将访问将访问I/O端端口，这时地址总线口，这时地址总线A15 ~ A0提供提供16位位I/O口地址口地址Ø该引脚输出高电平时，表示该引脚输出高电平时，表示CPU将访问存储器，将访问存储器，这时地址总线这时地址总线A19 ~ A0提供提供20位存储器地址位存储器地址ØDMA方式：高阻状态方式：高阻状态WR*（（Write）） (29) Ø写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效ØT2、、T3、、TW期间有效时，表示期间有效时，表示CPU正在写出正在写出数据给存储器或数据给存储器或I/O端口端口RD*（（Read）） (32) Ø读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效ØT2、、T3、、TW期间有效时，表示期间有效时，表示CPU正在从存正在从存储器或储器或I/O端口读入数据端口读入数据ØDMA方式：高阻状态方式：高阻状态ØM/IO*、、WR*和和RD*是最基本的控制信号是最基本的控制信号 组合后，控制组合后，控制4种基本的总线周期种基本的总线周期总线周期总线周期M/IO*WR*RD*存储器读存储器读高高高高低低存储器写存储器写高高低低高高I/O读读低低高高低低I/O写写低低低低高高READY (22) Ø存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效Ø来自所访问的存储器或来自所访问的存储器或I/O设备，有效时表示设备准设备，有效时表示设备准备就绪，可进行一次数据传输备就绪，可进行一次数据传输Ø总线操作周期中（总线操作周期中（T3状态），状态），CPU会测试该引脚会测试该引脚如果测到高有效，如果测到高有效，CPU直接进入下一步直接进入下一步如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期Ø等待周期中仍然要监测等待周期中仍然要监测READY信号，确定是否继续信号，确定是否继续插入等待周期插入等待周期DEN*（（Data Enable）） (26) Ø数据允许数据允许，输出、三态、低电平有效。

输出、三态、低电平有效Ø有效时表示有效时表示CPU准备好接收和发送数据准备好接收和发送数据Ø可以用可以用 DEN*为收发器（为收发器（8286/8287）提供一选通信号提供一选通信号DT/R*（（Data Transmit/Receive）） (27) Ø数据发送数据发送/接收接收，输出、三态输出、三态Ø表明当前总线上数据的流向表明当前总线上数据的流向高电平时数据自高电平时数据自CPU输出（发送）输出（发送）低电平时数据输入低电平时数据输入CPU（接收）（接收）Ø可用可用DT/R*信号来信号来控制数据总线上的双向收发器的数控制数据总线上的双向收发器的数据传送方向据传送方向ØDMA方式：高阻状态方式：高阻状态BHE*/S7（（Bus High Enable/Status）） (34) Ø高高8位数据总线允许位数据总线允许/状态状态，输出，三态，分时复用输出，三态，分时复用ØT1状态：输出状态：输出BHE*信号，表示高信号，表示高8位数据线上的数据是位数据线上的数据是否有效Ø其他状态：作为其他状态：作为S7输出，是一个未定义的状态信号输出，是一个未定义的状态信号3. 中断请求和响应引脚中断请求和响应引脚INTR（（Interrupt Request）） (18) Ø可屏蔽中断请求可屏蔽中断请求，输入、高电平有效。

输入、高电平有效Ø有效时，表示请求设备向有效时，表示请求设备向CPU申请可屏蔽中断，该中断请求申请可屏蔽中断，该中断请求是否响应受控于是否响应受控于IF（中断允许标志），可以被屏蔽掉中断允许标志），可以被屏蔽掉ØCPU在执行在执行每条指令每条指令的最后一个时钟周期对的最后一个时钟周期对INTR信号进行采信号进行采样，若中断允许标志样，若中断允许标志IF=1，且又接收到，且又接收到INTR信号，则信号，则CPU在在结束当前指令后，响应中断请求，进入一中断处理子程序结束当前指令后，响应中断请求，进入一中断处理子程序INTA*（（Interrupt Acknowledge）） (24) Ø可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效Ø有效时，表示来自有效时，表示来自INTR引脚的中断请求已被引脚的中断请求已被CPU响应，响应，CPU进入中断响应周期进入中断响应周期NMI（（Non-Maskable Interrupt）） (17) Ø不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效Ø有效表示外界向有效表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断Ø该中断请求不能被该中断请求不能被CPU屏蔽，所以优先级别高屏蔽，所以优先级别高于于INTR（可屏蔽中断）（可屏蔽中断）主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障4. 总线请求和响应引脚总线请求和响应引脚HOLD (31) Ø总线保持总线保持（即总线请求），输入高电平有效（即总线请求），输入高电平有效 有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线Ø该信号从有效回到无效时，表示总线请求设备对总线的使用该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知已经结束，通知CPU收回对总线的控制权收回对总线的控制权HLDA（（HOLD Acknowledge）） (30) Ø总线保持响应总线保持响应（总线响应），输出、高电平有效（总线响应），输出、高电平有效Ø有效表示有效表示CPU已响应总线请求并已将总线释放已响应总线请求并已将总线释放Ø此时此时CPU的的地址总线地址总线、、数据总线数据总线及及具有三态输出能力的控制总具有三态输出能力的控制总线线将全面呈现高阻，使总线请求设备可以顺利接管总线将全面呈现高阻，使总线请求设备可以顺利接管总线Ø待到总线请求信号待到总线请求信号HOLD无效，总线响应信号无效，总线响应信号HLDA也转为无也转为无效，效，CPU重新获得总线控制权重新获得总线控制权5. 其它引脚其它引脚RESET (21) Ø复位请求复位请求，输入、高电平有效，输入、高电平有效Ø该信号有效，将使该信号有效，将使CPU回到其初始状态；当再回到其初始状态；当再度返回无效时，度返回无效时，CPU将重新开始工作将重新开始工作Ø复位时要求该信号至少持续四个时钟周期复位时要求该信号至少持续四个时钟周期 ，若，若是初次加电，则需要保持至少是初次加电，则需要保持至少50µSØ8086复位后复位后CS＝＝FFFFH、、IP＝＝0000H，所以程，所以程序入口在物理地址序入口在物理地址FFFF0H。

其他寄存器清其他寄存器清0CLK（（Clock）） (19) Ø时钟输入时钟输入Ø系统通过该引脚给系统通过该引脚给CPU提供内部定时信号提供内部定时信号8086的标准工作时钟为的标准工作时钟为5MHzIBM PC/XT机的机的8086采用了采用了4.77MHz的时钟，其的时钟，其时钟周期约为时钟周期约为210nsVcc (40) Ø电源输入电源输入，向，向CPU提供＋提供＋5V电源电源GND (1、、20) Ø接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX*（（Minimum/Maximum）） (33) Ø组态选择组态选择，输入，输入Ø接高电平时，接高电平时，8086引脚工作在最小组态；反引脚工作在最小组态；反之，之，8086工作在最大组态工作在最大组态TEST* (23) Ø测试测试，输入、低电平有效，输入、低电平有效Ø与与WAIT指令配合使用，当指令配合使用，当CPU执行执行WAIT指指令时，令时，CPU处于等待状态，并且每隔处于等待状态，并且每隔5个个T状态状态对对TEST信号测试一次，如果有效，则结束等信号测试一次，如果有效，则结束等待状态，继续执行待状态，继续执行WAIT指令后面的指令。

指令后面的指令Ø可以使可以使CPU与外部硬件同步如使用协处理器与外部硬件同步如使用协处理器8087时，通过该引脚和时，通过该引脚和WAIT指令，可使指令，可使8086与与8087的操作保持同步的操作保持同步“引脚引脚” 小结小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号可以分成三类信号Ø16位数据线：位数据线：D0 ~ D15Ø20位地址线：位地址线：A0 ~ A19Ø控制线：控制线：ALE、、IO/M*、、WR*、、RD*、、READYINTR、、INTA*、、NMI，，HOLD、、HLDARESET、、CLK、、Vcc、、GND5.3 8086的总线时序的总线时序Ø时序（时序（Timing）是指信号高低电平（有效或）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系无效）变化及相互间的时间顺序关系ØCPU时序决定系统各部件间的时序决定系统各部件间的同步和定时同步和定时Ø总线时序描述总线时序描述CPU引脚如何实现引脚如何实现总线操作总线操作5.3.1 基本概念基本概念Ø总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作Ø8086的总线操作主要有：的总线操作主要有：存储器读、存储器读、I/O读操作读操作存储器写、存储器写、I/O写操作写操作中断响应操作中断响应操作总线请求及响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操正在进行内部操作、并不进行实际对外操作的空闲状态作的空闲状态TiØ描述总线操作的微处理器时序有三级描述总线操作的微处理器时序有三级指令周期指令周期 → 总线周期总线周期 → 时钟周期时钟周期Ø任何指令的取指阶段都需要存储器读总线周期，读取任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码的内容是指令代码Ø任何一条以存储单元为源操作数的指令都将引起任何一条以存储单元为源操作数的指令都将引起存储存储器读总线周期器读总线周期，任何一条以存储单元为目的操作数的，任何一条以存储单元为目的操作数的指令都将引起指令都将引起存储器写总线周期存储器写总线周期Ø只有执行只有执行IN指令才出现指令才出现I/O读总线周期读总线周期，执行，执行OUT指指令才出现令才出现I/O写总线周期写总线周期ØCPU响应可屏蔽中断时生成响应可屏蔽中断时生成中断响应总线周期中断响应总线周期Ø总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键ØCPU总线周期采用总线周期采用同步时序同步时序：：各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准当相互不能配合时，快速部件（当相互不能配合时，快速部件（CPU）插入等待）插入等待状态等待慢速部件（状态等待慢速部件（I/O和存储器）和存储器）ØCPU与外设接口常采用与外设接口常采用异步时序异步时序，它们通过应，它们通过应答联络信号实现同步操作答联络信号实现同步操作5.3.2 典型时序分析典型时序分析(最小组态的总线时序最小组态的总线时序)介绍微处理器最基本的介绍微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写总线周期I/O读总线周期读总线周期I/O写总线周期写总线周期1. 存储器写总线周期存储器写总线周期ØT1状态状态——输出输出20位存储器地址位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址ØT2状态状态——输出控制信号输出控制信号WR*和数据和数据D7 ~ D0ØT3和和Tw状态状态——检测数据传送是否能够完成检测数据传送是否能够完成ØT4状态状态——完成数据传送完成数据传送2. I/O写总线周期写总线周期ØT1状态状态——输出输出16位位I/O地址地址A15 ~ A0 IO/M*输出高电平，表示输出高电平，表示I/O操作；操作； ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址ØT2状态状态——输出控制信号输出控制信号WR*和数据和数据D7 ~ D0ØT3和和Tw状态状态——检测数据传送是否能够完成检测数据传送是否能够完成ØT4状态状态——完成数据传送完成数据传送3. 存储器读总线周期存储器读总线周期üT1状态状态——输出输出20位存储器地址位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址üT2状态状态——输出控制信号输出控制信号RD*üT3和和Tw状态状态——检测数据传送是否能够完成检测数据传送是否能够完成üT4状态状态——前沿读取数据，完成数据传送前沿读取数据，完成数据传送4. I/O读总线周期读总线周期üT1状态状态——输出输出16位位I/O地址地址A15 ~ A0 IO/M*输出高电平，表示输出高电平，表示I/O操作；操作； ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址üT2状态状态——输出控制信号输出控制信号RD*üT3和和Tw状态状态——检测数据传送是否能够完成检测数据传送是否能够完成üT4状态状态——前沿读取数据，完成数据传送前沿读取数据，完成数据传送5. 等待状态等待状态TwØ同步时序通过插入等待状态，来使速度差别同步时序通过插入等待状态，来使速度差别较大的两部分保持同步较大的两部分保持同步Ø在在读写总线周期中，判断是否插入读写总线周期中，判断是否插入Tw1. 1. 在在T3T3的前沿检测的前沿检测READYREADY引脚是否有效引脚是否有效2. 2. 如果如果READYREADY无效，在无效，在T3T3和它和它T4T4之间插入一个等之间插入一个等效于效于T3T3的的Tw Tw ，转，转1 13. 3. 如果如果READYREADY有效，执行完该有效，执行完该T T状态，进入状态，进入T4T4状态状态5.4 最小组态的总线形成最小组态的总线形成（（1））20位地址总线位地址总线——采用采用3个个三态透明锁存器三态透明锁存器8282进行进行锁存锁存和驱动和驱动（（2））8位数据总线位数据总线——采用采用数据收发器数据收发器8286进行驱动进行驱动（（3））系统控制信号系统控制信号——由由8086引脚直接提供引脚直接提供1. 20位地址总线的形成位地址总线的形成Ø采用采用3个个8282进行锁存和驱动进行锁存和驱动ØIntel 8282是是三态透明锁存器，类似有三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片和通用数字集成电路芯片74LS373Ø三态输出：三态输出：输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态Ø透明：锁存器的控制端透明：锁存器的控制端STB有效时，锁存器的有效时，锁存器的内部输出能随输入变化而变化，当内部输出能随输入变化而变化，当STB从有效从有效转为无效时，数据被锁存，且内部输出不再随转为无效时，数据被锁存，且内部输出不再随输入变化而变化。

输入变化而变化2. 8位数据总线的形成位数据总线的形成Ø采用数据收发器采用数据收发器8286进行双向驱动进行双向驱动 ØIntel 8286是是8位三态双向缓冲器，类似功能的位三态双向缓冲器，类似功能的器件还有器件还有Intel 8287、通用数字集成电路、通用数字集成电路74LS245等等Ø另外，接口电路中也经常使用三态单向缓冲器，另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路例如通用数字集成电路74LS244就是一个常用就是一个常用的双的双4位三态单向缓冲器位三态单向缓冲器3. 系统控制信号的形成系统控制信号的形成Ø由由8086引脚直接提供引脚直接提供Ø因为基本的控制信号因为基本的控制信号8086引脚中都含有引脚中都含有Ø例如：例如：IO/M*、、WR*、、RD*等等Ø其它信号的情况看其它信号的情况看详图详图三态三态 8086微处理器的地址总线、数据总线及部微处理器的地址总线、数据总线及部分控制总线采用三态缓冲器式总线电路三分控制总线采用三态缓冲器式总线电路三态，指其输出可以有态，指其输出可以有1、、0、高阻三种状态高阻三种状态当处于高阻状态时，总线电路呈现极高的输当处于高阻状态时，总线电路呈现极高的输出阻抗，如同与外界出阻抗，如同与外界“隔绝隔绝”。

总线电路的这种三态性，既保证了在任何总线电路的这种三态性，既保证了在任何时候只允许此刻进行信息交换的设备占用总时候只允许此刻进行信息交换的设备占用总线，其他设备与总线线，其他设备与总线“完全完全”脱离，不会影脱离，不会影响正常的信息传递，又为其他快速信息传递响正常的信息传递，又为其他快速信息传递方式（如方式（如DMA）提供必要条件提供必要条件。