任意进制分频器课件.ppt

实验八 任意进制分频器v 实验目的v 实验内容及步骤 v 实验设备和器材v 实验预习要求v 实验思考题 v 实验报告要求 v 实验原理一 实验目的 掌握任意进制分频器的设计方法 掌握同步计数器74LS161多级级联的方法研究不同连接方式时对分频数的影响二 实验原理 分频器和计数器是数字电路和自动控制电路中极重要的一种单元电路，分频 器由最高位输出分频模数，计数器由其内部各级触发器输出不同的计数模数 随着中规模电路的出现，分频器的设计方法，主要是合理灵活地应用计数 器芯片，实现任意进制分频 74LS161是一种四位二进制可预置的同步加法计数器，图3-4-1是其引脚图,表 3-4-1是其功能表 图3-4-1 74LS161-163引脚图 图3-4-2 7分频电原理图表3-4-1 74LS161功能表输 入输 出C rC PLDPTABCDQAQBQCQD0ФФФФФФФФ00001↑0ФФAbcdaBcd1↑10ФФФФФQAQBQCQD1↑1Ф0ФФФФQAQBQCQD1↑111ФФФФ加1从功能表中可知，当清零端Cr=0时，计 数器输出QA=QB=QC=QD=0。

当Cr=1， LD=0，CP脉冲的上升沿作用后， 74LS161内部触发器的输出端QA、QB、 QC、QD的状态分别与数据输入端A、B、 C、D状态相同，称为置数工作状态而 当Cr=LD=1时，P、T中有一个为0时，计 数器不计数，输出端状态不变只有当 Cr=LD=P=T=1、CP端在脉冲上升沿作用 后， 计数器加1此外74LS161还有一个进位 输出端OC，其逻辑关系是OC=QA .QB .QC .QD.T （1）用清零功能设计16以下任意 进制分频器 图3-4-2是构成7分频的电原理图 图中每个时钟（CP）脉冲作用后， 74LS161就加“1”，当QA=QB=QC=“1”时 ，74LS20的三个输入端QA、QB、QC均 等于“1”，输出则跳变为“0”，计数器重 新开始计数74LS161输出断QD、QC、 QB、QA的变化规律列于表3-4-2每输 入7个时钟脉冲，输出端就有一个很窄 的负脉冲同理可作表3-4-3，表示不 同分频数时与非门输入端和74LS161输 出端的连接规律.用上述方法产生的输 出脉冲宽度只有2tpd时间,是一个窄脉冲 在QA、QB、QC、QD输出端上可能会 出现不应有的毛刺。

从表3-4-3可见， 当分频数为7时，只需QA、QB、QC分别 接四与非门的三个输入端，而四与非门 的另一个输入端接高电平CPQDQCQBQA0000010001200103001140100501016011070111表3-4-2 图7分频电路中各触发器的输出状态 表3-4-3 与非门输入端与分频数的关系表 分频数3456789101112131415四 与 非 门 输 入A11111QDQDQDQDQDQDQDQDB1QCQCQCQC1111QCQCQCQCCQB11QBQB11QBQB11QBQBDQA1QA1QA1QA1QA1QA1QA（2）利用LD端实现16位以下的任意进制分频 图3-4-3是利用74LS161和74LS04组成的9分频器在CP脉冲作用 后，74LS161就加“1”当QA=QB=QC=QD=T=1时，OC输出一个正脉 冲，脉宽等于一个时钟周期，在LD端就有一个负脉冲，74LS161进 入置数准备状态，在下一个时钟脉冲上升沿到达时，把数据输入 端A、B、C、D的数据置入内部触发器，完成置数功能。

LD端的脉 冲就是9分频后的输出脉冲，这种电路的分频数N为 式中A、B、C、D接地时为“0”，否则就为“1”例如图3.4.3中， A=B=C=1，D=0代入3-4-1式中可得分频数为N=1×20+1×21+1×22十0×23+1=9表3-4-4列出了图3-4-3在每个时钟脉冲CP作用下QA、QB QC QD和QC输出的状态图3-4-3 9分频电原理 表3-4-4 图3-4-3中74LS161的输出状态表 CPQDQCQBQAQ0001110110000210010310100410110511000611010711100811111901110（3）255以下分频器 图3-4-4(a)(b)是用两片74LS161构成的18进制分频器电原理图和波形图， 工作过程列于表3-4-5表3-4-5 18分频电路中#1、#274LS161各输出端的状态 #274LS161#174LS161C POcQDQCQBQALDOcQDQCQBQALD↑011101011101↑011101111111↑011111000001↑011111000011↑011111000101↑011111000111↑011111001001↑011111001011↑011111001101↑011111001111↑011111010001↑011111010011↑011111010101↑011111010111↑011111011001↑011111011011↑011111011101↑111110111110↑011101011101表3-4-5 18分频电路中#1、#274LS161各输出端的状态 设计数器的初始状态为#274LS161的QA=0，QB=QC=QD=1，#174LS161的QA=0， QB=QC=QD=1。

输入第一个脉冲后，#174LS161计到全“1”时，Oc=1输入第二个脉冲后 ，使#274LS161加1输出为全“1”1”， #174LS161变为全“0”因为OC=QAT 而此时#274LS161的T变为“0”，所以其OC端仍为“0”，以后的CP脉冲使#174LS161单 独计数，直到两片74LS161的LD均为“0”，到下一个时钟脉冲的上升沿到来时，将两片 74LS161的A～D的状态重新置入，回到初始状态两片74LS161的Oc波形如图3-4-4所 示,.改变两片74LS161的A～D端的状态,可很方便地改变分频数分频数可按3-4-1式计 算,图3-4-4(a)中#174LS161的B=C=D=1，A=0而#274LS161的B=C=D=1,A=0，则有 N=20+24+1=18图3-4-4 18分频原理图和波形图三 实验预习要求复习并掌握任意进制分频器的工作原理 • 熟悉74LS161的引脚，正确理解74LS161的真 值表按实验内容分别设计好电路原理图，并绘制好 实验记录所需要的表格四 实验内容及步骤 （1）利用74LS161的清零端（Cr）设计一个12分频器。

当时钟频率为1Hz时，用发光二极管显示74LS161QA ～QD的输出状态，并填入表3-4-6中2）利用74LS161的置数端（LD）设计一个12分频器当时钟频率为1Hz时，用发光二极管显示 74LS161QA～QD的输出状态，并填入表3-4-6中当时钟频率为10kHz时，观察并记录OC与CP的波形3）用两片74LS161和74LS04设计33和23分频器，输入时钟频率为10kHz时，观察CP脉冲、OC1和OC2的 波形4）当分频器为23时，把#274LS161的P和T对调，观察并记录CP脉冲、OC1和OC2的波形时钟利用Cr端利用LD端QDQCQBQACrQDQCQBQAOc1 2 3 4 5 6 7 8 9 10 11 12 13 表3-4-6 12分频电路74LS161输出端状态 五 实验设备和器材 示波器YB4323 1台数字逻辑实验箱 1台器件 74LS161×2、74LS04×1、74LS20×1六 实验思考题 试设计一个350的分频器电路图。

用74LS161设计一个模24的二位十进制计数器试解释实验时记录在表3-4-6中Cr和OC的状态七 实验报告要求 按实验要求检查结果，记录波形，填好表格 分析用74LS161实现12分频的两种电路的特 点，试讨论适用范围理论分析实验内容 的结果。