06采用中、大规模集成电路的逻辑设计.ppt

作业,6.16.26.36.4 (1)6.56.66.86.11,第6章 采用中、大规模集成电路的逻辑设计,单个芯片的集成度越来越高：小规模集成电路SSI仅仅是器件（如门电路或触发器）的集成；中规模集成电路MSI则是逻辑部件（如译码器、计数器等）的集成；大规模LSI、超大规模集成电路VLSI就是一个数字子系统或整个数字系统的集成第6章 采用中、大规模集成电路的逻辑设计,以小规模集成电路为基础的逻辑设计，追求的目标是尽量减少逻辑门和触发器的数量，它的概念和方法是数字系统逻辑设计的基础采用中、大规模集成电路进行设计时，关键是从要求的逻辑功能出发，选择合适的组件，充分利用芯片所具有的功能，尽量减少芯片间的连线，必要时再用小规模集成电路设计适当的辅助接口电路，使所用的芯片个数最少，既经济又方便地实现所需逻辑功能6.1 二进制并行加法器,,实现多位二进制数相加的电路称为加法器1、串行进位加法器,,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入特点：进位信号是由低位向高位逐级传递的，速度不高2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,Gi=1，产生进位输出；Pi=1，来自低位的进位才能传送到高位。

超前进位发生器,低位的进位输入,高位的进位输出,,例. 用四位二进制并行加法器74283设计一个将8421BCD码转换为余3码的代码转换电路分析： 余3码的函数表达式为：,BCD码+0011=余3码,可使C0 作功能选择变量M，当M为0时，执行A+B+0运算，当M为1时，执行A+ +1=A-B运算例.用四位二进制并行加法器74283设计一个四位加法/减法器应设定一个功能选择变量M，当M为0时，执行A+B运算，当M为1时，执行A-B运算运算采用补码形式A-B=A+ +1，A+B=A+B+0,使外部输入B和C0 作怎样的组合电路，才能产生B和 ？,例.用四位二进制并行加法器74283设计一位8421BCD码十进制加法器两个用8421BCD码表示的十进制数相加，并以8421BCD码给出其和数的加法器，称为8421BCD码加法器0~9+0~9范围在0~18，再加上进位C0 ，和数最大为19当和数小于等于1001时，不需要修正，修正控制X=0；当和数大于1001时，需进行修正，和数+ 0110，修正控制X=18421BCD码加法器,6.2 数值比较器,,用来比较A和B两个正数而确定其相对大小的逻辑电路称为数值比较器。

四位数值比较器,逻辑图,例.用两个四位数值比较器7485，对两个八位二进制数A、B进行比较0 1 0,b3 a3 b2 a2 a1 b1 a0 b0,b7 a7 b6 a6 a5 b5 a4 b4,例. 用一片4位数值比较器和一片4位全加器，实现4位二进制数转换成8421BCD码的转换电路解：4位二进制数的范围为：0000～1111在0000到1001之间，与8421BCD码的值相同；在1010到1111之间，与8421BCD码的值相差为0110 当4位二进制数小于等于1001时，只要加0000即可得到相对应的8421BCD码； 当4位二进制数大于1001时，只要加0110即可得到相对应的8421BCD码 根据这一原理可直接画出逻辑电路图6.3 译码器,,,译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2n个输出函数，并且每个输出函数对应于n个输入变量的一个最小项一种典型的中规模集成电路 三输入八输出译码器74138使能端,例：用三-八译码器实现一位全加器,②画出用二进制译码器和与非门实现这些函数的接线图。

①写出函数的标准与或表达式，并变换为与非-与非形式例.用74138和适当的门电路实现逻辑函数F（A，B，C，D）=∑m（2，4，6，8，10，12，14）,需要两个74138芯片，并将使能端作为输入端把两个三输入八输出译码器扩展成四输入十六输出译码器6.4 多路选择器,,多路选择器又称数据选择器或多路开关，它是一种多路输入单路输出的组合逻辑电路其逻辑功能是从多个输入中选出一个，并把它的信息传送到输出输出对输入的选择受选择控制变量控制典型的四路选择器74153，一个74153芯片有两个四路选择器4选1数据选择器,真值表,逻辑表达式,,地址变量,,输入数据,,,由地址码决定从４路输入中选择哪１路输出逻辑图,用数据选择器实现 2变量组合逻辑函数,选择A、B为选择控制变量，欲使W=F，应有D0=0，D1=1，D2=0，D3=1,数据选择器的主要特点：,（1）具有标准与或表达式的形式即：,（2）提供了地址变量A1A0的全部最小项3）一般情况下，Di可以当作一个变量处理因为任何组合逻辑函数总可以用最小项之和的标准形式构成所以，利用数据选择器的输入Di来选择地址变量A1A0组成的最小项mi，可以实现任何所需的组合逻辑函数。

确定数据选择器,确定地址变量,,,2,1,n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数3个变量，选用4选1数据选择器A1=A、A0=B,逻辑函数,,1,选用74LS153,,2,74LS153有两个地址变量用数据选择器实现 3变量组合逻辑函数,求Di,,3,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,,3,画连线图,,4,,4,6.5 计数器,,计数器分类,按计数器中触发器动作分为：同步计数器； 异步计数器按计数过程分类：加计数器；减计数器；可逆计数器（加/减计数器）,按数字编码方式分类：二进制计数器；十进制计数器,计数器是一种对输入脉冲信号进行计数的时序逻辑部件4位集成二进制同步可逆计数器74LS193,借位输出,进位输出,预置控制Cr=0，LD=0,,为1清零,预置初始值,累加计数脉冲,累减计数脉冲,计数值,例.用74193和适当的门电路构成模10加法计数器可假设计数器的初始状态QDQCQBQA为0000当计数输出由1001变为1010时，需使74193立即返回到初始状态0000，清零Cr =11=,CP=,例.用74193和适当的门电路构成模12减法计数器。

可假设计数器的初始状态QDQCQBQA为1111CP =,1 =,,0 =,6.6 寄存器,,在数字电路中，用来存放二进制数据或代码的电路称为寄存器寄存器是由具有存储功能的触发器组合起来构成的 一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成按照功能的不同分类：基本寄存器只能并行送入数据，需要时也只能并行输出移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出、串行输入、串行输出，十分灵活，用途也很广常用的中规模寄存器是四位双向移位寄存器，其典型型号是74194为0清零,并行数据输入,右移串行数据输入,左移串行数据输入,工作方式选择控制,工作脉冲，为0保持,寄存器的状态,例.用双向移位寄存器74194构成模4计数器可假设计数器的初始状态Q0Q1Q2Q3为1000 其计数状态序列为1000-0100-0010-0001,1,1 0 0 0,,初始状态Q0Q1Q2Q3或为1100，或1110, 1010？,=1=1,=1=0,,例.用两块双向移位寄存器74194实现模8计数器1,1 0 0 0,0 0 0 0,0,1,0,1,6.7 只读存储器ROM,,只读存储器ROM（ Read Only Memory ）是数字系统的重要组成部件，它是一种只能读出原数据，而不能再写入新数据的只读不写的存储器，通常用来存储那些不需要改变的程序和数据。

半导体存储器按读写功能分类时的详细情况如下图所示：,只读存储器分类：,掩膜ROM：出厂后内部存储的数据不能改动，只 能读出PROM：可编程，只能写一次EPROM: 用紫外线擦除，擦除和编程时间较慢，次数也不宜多E2PROM: 电信号擦除，擦除和写入时需要加高电压脉冲，擦、写时间仍较长快闪存储器(Flash Memory)：吸收了EPROM结构简单，编程可靠的优点，又保留了E2PROM用隧道效应擦除的快捷特性，集成度可作得很高ROM 的逻辑结构包括两部分： 地址译码器，译码量由存储单元数决定，它实现了输入变量的所有最小项译码器实质上是一个“与”门阵列逻辑结构　存储矩阵，驱动相应的字选择线，读出相应地址单元的字，字的位数等于输出变量数实现了最小项“或”门阵列逻辑结构特点：与阵列——固定 或阵列——可编程,,n个地址输入端,2n个译码输出,ROM的简化阵列图,为了看得清楚，ROM 只保存“与”阵列和“或”阵列，进而“与”阵列用地址译码器替代成为简化的 ROM 阵列图　　存储矩阵中每个存储单元可以用二极管、三极管、熔丝或其它存储元件组成在字线与位线相交处用点（·）表示存储元件，有点表示“1”；无点表示“0”。

字线,位线,ROM阵列图,ROM的容量大小不但和输入地址线数目有关，而且与输出线数目有关 通常，一个具有n位地址输入和m位数据输出的ROM，其存储容量为2n*m（位） ROM是由一个固定连接的“与”阵列和一个可编程连接的“或”阵列组成，故用户只要改变“或”阵列上连接点的数量和位置，就可以实现不同的逻辑函数例6.12 用ROM实现组合逻辑设计，将 4 位二进制数转换为 Gray 码6.8 可编程逻辑阵列PLA,,对于n个地址输入的ROM，必须产生全部n个变量的2n个最小项即使某些存储单元是不需要的，或者许多存储单元的内容是一样的，也无法节省这些存储单元，这样势必浪费ROM芯片的面积针对ROM的这些缺点，出现了一种“与”阵列和“或”阵列均可编程的逻辑器件，即可编程逻辑阵列PLA特点：“与”“或”阵列都可编程 针对逻辑函数的最简与或式—— PLA中的与阵列被编程产生所需的全部“与项” PLA中的或阵列被编程完成相应“与项”间的或运算，并产生输出 这样，就大大提高了芯片面积的有效利用率可编程逻辑器件 PLD Programmable Logic Device,PLD 的基本结构,只读存储器 (ROM) ：与阵列固定 或阵列可编程可编程逻辑阵列 (PLA) ：与阵列可编程 或阵列可编程可编程阵列逻辑 (PAL) ：与阵列可编程 或阵列固定,根据输出是否包含寄存器分为,组合PLD时序PLD只读存储器(ROM)可编程逻辑阵列(PLA)可编程阵列逻辑(PAL)通用阵列逻辑 (GAL),根据内部结构及编程方式分为,PLD的分类,例： 用PLA实现 4 位二进制数转换为Gray 码的电路。

G3 = B3G2 = B3B2 + B3B2 G1 = B2B1 + B2B1G0 = B1B0 + B1B0,例.用PLA设计一个8421BCD码计数器，并用七段显示器显示计数状态该问题包括两部分： 1）设计一个8421BCD码计数器； 2）设计将8421BCD码转换为七段显示码的代码转换电路1）设计8421BCD码计数器，状态A3A2A1A0表示码数；是时序逻辑电路的设计，当用PLA实现时序逻辑电路时，实际上只是用它来实现时序电路的组合逻辑电路部分，而存储电路部分还需采用触发器8421BCD码计数器,1.状态图和状态表,8421BCD码计数器,。