计数器的原理.docx

word计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一计数器除用于对输入脉冲的个数进展计数外，还可以用于分频、定时、产生节拍脉冲等计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器一、计数器的工作原理1、二进制计数器〔1〕异步二进制加法计数器 图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图图中4个触发器F0~F3均处于计数工作状态计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次低位触发器的Q端与高位触发器的CP端相连每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转各触发器置0端RD并联，作为清0端，清0后，使触发器初态为0000当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。

依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，如此要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否如此Q1、Q2、Q3端的状态同前一个状态一样这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次通常把计数器的状态数称之为计数器的进制数〔或称计数器的模〕，因此，4位二进制计数器也可称之为1位十六进制〔模16〕计数器表1所示为4位二进制加法计数器的状态表计数脉冲和各触发器输出端的波形如图2所示图2直观地反映出最低位触发器Q0在CP脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发从图中还可以看出每经过一级触发器，脉冲波形的周期就增加1倍，即频率降低一半，如此从Q0引出的脉冲对计数脉冲为两〔21〕分频，从Q1引出的脉冲对计数脉冲为四〔22〕分频，依此类推，从n位触发器输出端Qn引出的脉冲对计数脉冲为2n分频，因此，计数器可以用于分频电路对异步二进制加法计数器的特点归纳如下：1〕计数器由假如干个计数型触发器所组成，各触发器之间的连接方式取决于触发器的类型。

如由脉冲下降沿触发的触发器组成，如此进位信号从Q端引出，如用脉冲上升沿触发的触发器构成计数器，如此进位信号从端引出2〕n个触发器具有2n个状态，其计数容量〔即能记住的最大二进制数〕为2n-1表1 4位异步二进制加法计数器状态表计数脉冲数四位触发器状态对应的十进制数Q3 Q2 Q1 Q00123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00123456789101112131415163〕图1所示的二进制计数器的CP脉冲只加到最低位触发器，其他各位触发器如此由相邻低位触发器的进位脉冲来触发，因此其状态的变换有先有后，是异步的，其计数的速度难以提高。

图2 4位二进制加法计数器工作波形〔2〕同步二进制加法计数器 同步二进制计数器是用计数脉冲同时去触发计数器中各触发器的CP端，使各触发器的状态变换与计数脉冲同步，不存在各触发器之间的进位传输延迟，因而计数速度高同步二进制加法计数器与异步二进制加法计数器的状态表和工作波形都一样如果计数器是由脉冲下降沿触发的四个JK触发器组成，根据表1可得出各位触发器的J、K端的逻辑关系式1〕第一位触发器F0，每来一个计数脉冲就翻转一次，故J0=K0=1；2〕第二位触发器F1，在Q0=1时，再来一个计数脉冲才翻转，故J1=K1=Q0；3〕第三位触发器F2，在Q1=Q0=1时，再来一个计数脉冲才翻转，故J2=K2=Q1Q0；4〕第四位触发器F3，在Q2=Q1=Q0=1时，再来一个计数脉冲才翻转，故J3=K3=Q2Q1Q0由上述逻辑关系式可得出图3所示的4位同步二进制加法计数器的逻辑图现分析其工作原理：设触发器初态为0000在第一个计数脉冲后沿到达时，F0翻转为1态，由于此时F1~F3的J、K端均为0，故不翻转，计数器输出为0001；在第二个计数脉冲到来前，由于F1的J1=K1=Q0=1，故在第二个计数脉冲后沿到达时，F0由1翻转为0，F1由0翻转为1，而此时F2、F3的J、K均为0，不翻转，计数器输出为0010；依此类推，当第十五个计数脉冲后沿到达后，计数器输出为1111。

而第十六个计数脉冲到来，由于各触发器J、K端均为1，全部翻转为0，故触发器返回初态0000图3 4位同步二进制加法计数器〔3〕同步二进制可逆计数器组件简介 同时兼有加法和减法两种计数功能的计数器称为可逆计数器中规模集成计数器74LS193是同步4位二进制可逆计数器，它同时具有预置数码、加减可逆计数的同步计数功能以与异步去除功能图4所示是它的外形与外引线排列图，功能图4 74LS193外形与外引线排列图表见表2当去除端〔CR〕为高电平时，不管计数脉冲〔CPD、CPU〕状态如何，所有计数输出〔QA~QD〕均为低电平当置入控制〔〕为低电平时，QA~QD将随数据输入〔D0~D3〕一起变化，而与CPD和CPU无关，即它的预置功能也是异步的该器件的计数是同步的当一个计数时钟保持高电平时，另一个计数时钟的上升沿能使QA~QD同时变化其中，CPU为加计数时钟输入端，CPD为减计数时钟输入端当计数上溢〔为9〕，并且CPD为低电平时，加计数进位输出〔〕产生一个低电平脉冲；当计数下溢〔为0〕，并且CPU为低电平时，减计数借位输出〔〕产生一个低电平脉冲表2 74LS193功能表 输 入输 出CR CPU CPD A B C DQA QB QC QD 1 × × × × × × × 0 0 × × d0 d1 d2 d3 0 1 1 × × × × 0 1 1 × × × × 0 0 0 0 d0 d1 d2 d3加计数减计数2、十进制计数器十进制计数器也称为二-十进制计数器，它是用4位二进制数来表示十进制数的每一位数。

如前所述，一个4位二进制数共有十六种状态，假如用来表示十进制的10个状态，需去掉6种状态，其方案很多，这个问题就是二-十进制编码，简称BCD码最常用的8421码十进制计数器，它是取4位二进制数前面的0000~1001来表示十进制的0~9这10个数码，而去掉后面的1010~1111 6个数图5所示为由4 个JK触发器组成1位异步十进制加法计数器逻辑图，计数脉冲从最低位触发器的时钟端参加，4个触发器的置0端并联连接图5 8421BCD码异步十进制加法计数器工作原理：图中3个触发器F0~F2的各J、K端在触发器F3翻转〔即Q3=1，=0〕之前均为1，处于计数工作状态，因此在第1~7个计数脉冲作用期间，触发器的翻转情况与上述图1所示的异步二进制加法计数器一样，第7个计数脉冲作用后，F3~F0的状态为0111第8个计数脉冲输入后，F0、F1、F2相继由1态变为0态，由于Q0同时加到了F3的时钟端，而触发前F3的两个J端均为1，使F3由0态变为1态，即4个觖发器的状态变为1000，此时，Q3=1，=0，因与J1端相连，阻止下一个由F0来的负脉冲触发F1使其翻转第9个计数脉冲作用后，F0翻转，Q0=1，计数状态为1001。

当第10个计数脉冲到来后，F0翻转，Q0又由1变为0，但Q0这个负跳变不能使F1翻转，却能直接去触发F3，由于此时F3的两个J端均为0，而K=1，使Q3由1变0，于是使4个触发器跳过1010~1111 6个状态而复原到初始状态0000，向高位触发器送出十进制进位信号，从而完成8421BCD编码十进制计数过程十进制加法计数器的波形如图6所示图6 异步十进制加法计数器时序图二、计数器应用实例——用异步计数器74LS290实现二-五-十分频用计数器组成分频器是计数器的根本应用之一74LS290是一种比拟常用的TTL电路异步计数器，图7所示为其简化原理图其外形与外引线排列见图8所示74LS290含有两个独立的下降沿触发计数器，去除端和置9端两触发器共用假如以CPA为计数输入，QA为输出，即得到模二计数器〔二分频器〕；假如以图7 74LS290简化原理图CPB为计数输入，QD为输出，即得到模五计数器〔五分频器〕；模五计数器的输出端由高位到低位依次为QD、QC和QA74LS290也可以接成模十计数器〔十分频器〕，其接法有两种：一种是将QA与CPB连接，CPA为计数输入，输出端顺序为QDQCQBQA时，执行8421BCD编码；另一种是QD和CPA连接，，CPB为计数输入，输出上下位顺序为QAQDQCQB时，执图8 74LS290外形与外引线排列图行5421BCD编码，5421BCD编码参见表3两种常用BCD码中5421BCD码。

74LS290当S9〔1〕·S9〔2〕=1时，如此输出为1001，完成置9功能；当R0〔1〕·R0〔2〕=1时，输出为0000，完成置0功能；当S9〔1〕·S9〔。