硬件培训--电平.docx

电平简介介―――――内部培培训资料料（－）电平l 概述作为一个个硬件设设计工程程师，了了解我们们现在常常用器件件的输入入输出电电平相关关的知识识是十分分必要的的主要分为为两大类类，单端端电平和和双端电电平双端电平平常用在在传输高高速信号号的场合合，以差差分的形形式在两两条传输输线上传传送单端电平平常用在在普通的的信号线线，一般般速率不不太高（通通常指低低于1000MHHz的传传输速率率）对于双端端电平，我我们着重重将在高高速信号号以及电电平匹配配的时候候再作详详细说明明，这里里先讨论论单端的的电平单端的电电平有很很多种如如：TTTL、CCMOSS、LVVTTLL、LVVCMOOS、RRS2332、GGTL、GGTL++、HSSTL、OOC门、OOD门等等等目前常用用的单端端电平主主要有两两种：TTTL电电平和CCMOSS电平他他们的门门电路原原理十分分相似，不不同的就就是TTTL是由由三极晶晶体管构构成的逻逻辑门，而而CMOOS则是是由场效效应管构构成也也正是因因为构造造上的这这些差异异，使得得它们的的高电平平，低电电平，以以及判决决电压都都有不同同 图1 图2图1、图图2是这这两种电电平的输输出门的的简单模模型，上上下二个个门轮流流打开，输输出高低低电平。

根根据供电电的不同同，通常常有5VV和3..3V二二种由于5VV供电的的芯片功功耗较大大，速度度相对33.3VV的较慢慢，因此此目前常常用的都都是3..3V供供电的LLVTTTL以及及LVCCMOSS电平，55V的器器件已经经很少使使用了但但是为了了相互的的兼容，现现在的芯芯片生产产厂家的的3.33V器件件一般都都能容忍忍5V的的输入电电压（一一般情况况下，芯芯片的数数据手册册会说明明该芯片片的输入入管脚是是否能容容忍5VV的输入入）我我们平时时说的TTTL以以及CMMOS电电平，一一般就是是指3..3V供供电的LLVTTTL和LLVCMMOS电电平不不作特殊殊解释图3说明明了为什什么3..3V的的器件的的速度可可以比55V得快快 图33因为器件件的上升升下降斜斜率（ddv/ddt）是是由工艺艺水平决决定的，不不可能随随心所欲欲地增大大，在相相同的ddv/ddt的条条件下，33v3的的电平因因为摆幅幅比5vv的电平平来得小小，所以以上升//下降所所需要的的时间就就比较小小，所能能达到的的最大频频率就比比较高顺便提一一下：大大规模集集成芯片片为了降降低功耗耗，往往往采用II/O管管脚为33V3 /5VV，而内内核的采采用低电电压供电电（如22.5VV/1..8V//1.55V等）的的方式，通通过这种种方式来来降低芯芯片本身身的功耗耗，从而而缓解散散热问题题。

l 电平驱动动对于管脚脚的驱动动能力，主主要从电电流驱动动和电压压驱动两两个方面面去考虑虑从电流角角度来说说，输出出管脚还还分为高高电平驱驱动能力力（Iooh）以以及低电电平驱动动能力（IIol）大大多数器器件来说说，它们们的输出出管脚都都是低电电平驱动动能力大大于高电电平驱动动能力（在在信号质质量的测测试过程程中，我我们往往往会发现现信号波波形的下下冲比上上冲来得得大的原原因所在在）Ioh// Iool这二二个指标标一般芯芯片资料料上都会会有，但但是我们们平时并并不是很很关注这这个指标标，因为为在大部部分的情情况下，IIoh// Iool的值值一般在在mA级级别，而而输入管管脚需要要的的电电流一般般在uAA，甚至至nA级级别，所所以静态态驱动能能力一般般情况下下都没有有问题，也也就是一一个输出出门可以以驱动很很多个输输入门但是在一一些特殊殊的情况况下，我我们还是是需要关关注这些些指标，如如：a、 需要大电电流驱动动的电路路（如驱驱动继电电器），那那么我们们就必须须关注这这个指标标，如果果输出门门的驱动动能力不不足，可可能无法法提供足足够的电电流，也也可能导导致高电电平高不不上去，低低电平低低不下来来的现象象，甚至至导致输输出门的的损坏。

b、 还有，如如果输入入门对信信号的上上升沿和和下降沿沿的速度度（斜率率）有要要求的情情况下，我我们就必必须考虑虑一个输输出门能能否带动动很多个个输入门门因为为每一个个输入门门都会有有一个等等效的输输入电容容Cp，如如果带的的门比较较多，则则总的CCp就比比较大，最最终导致致信号上上升沿和和下降沿沿的比较较缓这这就是为为什么对对于信号号频率比比较高的的情况下下，一个个输出门门并不能能带很多多个输入入门的原原因之一一（当然然，还有有其他原原因，如如下文将将会说的的反射问问题）补充说明明几点：：a、 输入门的的等效输输入电容容Cp：：一般情情况下这这个寄生生电容比比较小，一一般是ppF级别别的，一一个管脚脚支持的的速率越越高，那那么它的的Cp就就必须做做得越小小，这就就是一个个管脚的的速度不不能随心心所欲做做得很高高的原因因之一，因因为寄生生电容不不可能无无限小同同时，CCp越小小，那么么抗静电电的能力力就越弱弱（当然然，目前前芯片的的抗静电电并非完完全靠CCp，还还有一些些防静电电电路）b、 从门的结结构来说说，高电电平驱动动的时候候，连接接VCCC的晶体体管/MMOS管管导通，如如果在输输出管脚脚短路到到GNDD上，会会产生从从VCCC到GNND的大大电流，可可能将芯芯片烧坏坏，所以以，芯片片实现的的时候晶晶体管的的集电极极接一个个有源电电阻，起起到抑制制电流的的作用，当当然连接接到GNND的晶晶体管的的也采取取了类似似的措施施，以保保证不会会因为电电流过大大而烧坏坏芯片。

从电压驱驱动的角角度来说说，一个个输出门门也有二二个指标标：Vooh、VVol，它它们决定定了这个个门输出出的高电电平和低低电平的的范围这这二个指指标一般般情况下下我们会会与输入入门判决决电平（VVil、VVih、VVt）这这三个指指标来一一起判断断这个输输出门与与输入门门能否对对接l 输入判决决对于输入入门来说说，无论论是三极极管还是是MOSS管，原原理也基基本一致致都是是根据输输入电平平的高低低，来切切换输入入晶体管管的导通通和截止止而三三极管基基极（场场效应管管的栅极极）电流流都是非非常小的的，在uuA甚至至是nAA级别，因因此，基基本上很很少考虑虑驱动电电流的问问题（即即Iill、Iiih），只只判断输输入电压压能否满满足输入入门的判判决门限限即：：Vill、Viih、VVt输入门要要解决的的一个关关键问题题就是电电平的判判决即即输入信信号的电电平上升升/下降降到多少少的时候候，芯片片内部逻逻辑就可可以稳定定地判断断为“0”或者“1”，Vil：：输入电电平低于于Vill，则内内部逻辑辑就能稳稳定判断断为“0”电平Vt：输输入电平平低于VVt，则则信号被被判断为为“0”的概率率比较高高，如果果输入电电平高于于Vt，则则信号被被判断为为“1”的概率率比较高高。

Vih：：输入电电平高于于Vihh，则信信号能被被稳定判判断为“1”可见，当当输入信信号电平平在Viil与VVih之之间的时时候，存存在不确确定性如果一个个输入信信号在上上升/或或者下降降沿存在在台阶（即即不单调调）并且且这个台台阶出现现在Vtt附近，那那么内部部逻辑可可能出现现多一个个毛刺的的现象，如如图5所所示如果一个个输入信信号是单单调上升升/下降降的话，芯芯片内部部逻辑不不会出现现毛刺 图图5如果出现现台阶的的信号在在芯片内内部做为为D触发发器的锁锁存或者者时钟信信号的话话，那么么出错就就无法避避免了这这是一种种致命问问题，务务必解决决如果该信信号是一一个数据据线，虽虽然不存存在锁存存错误数数据或者者节拍出出错的问问题，但但是会影影响建立立时间或或者保持持时间，因因为数据据稳定的的时间段段减少对对于频率率比较低低的信号号，台阶阶导致的的建立//保持时时间缩短短并不明明显，但但是对于于77MM以上的的信号来来说就要要引起足足够的重重视了至于台阶阶形成的的原因，以以及如何何消除台台阶等问问题，我我们将在在讲述传传输线匹匹配时再再作详细细说明关于常用用的TTTL和CCMOSS器件的的Vohh、Vool、VVt的数数值，由由下表给给出。

需需要注意意的是：：这里给给出的是是通用的的一下器器件的特特性，不不代表所所有的器器件，具具体用到到的芯片片要根据据芯片资资料来作作出判断断比 较 项 目目GNDVOLVILVtVIHVOHVcc5V CCMOSS00.51.52.53.54.44455V TTTL00.40.81.522.453.3VV TTTL，LLVC，AALVTT等00.40.81.522.43.3这里还有有一点说说明：当当台阶出出现在限限定值以以外（VVol～～Vohh之外），那那么这个个台阶应应该算是是安全的的，例如如，Viih－VVt＝22－1..5=00.5VV,也就就是说，干干扰要大大于0..5V才才可能造造成误判判（如果果存在这这么大的的干扰，就就务必解解决干扰扰问题）但但是如果果台阶虽虽然不在在Vt附附近，但但是在VVol～～Vohh之内，那那么这个个台阶将将会比较较有威胁胁性，因因为即使使平时不不会出现现毛刺，但但是一旦旦有干扰扰叠加，就就台阶完完全可能能出现在在Vt附附近，那那么毛刺刺总是有有可能出出现的l 时序平时我们们测试信信号质量量的时候候，还有有一个很很重要的的项目，那那就是测测试时序序，也就就是信号号的建立立/保持持时间。

我们分二二种情况况来探讨讨时序问问题1、 芯片外部部的时序序问题 图图6图6是芯芯片内部部D触发发器对接接的示意意图它它的工作作原理是是利用DD触发器器的输出出数据总总会比时时钟总有有一个ddelaay，在在加上数数据走的的一般是是普通的的线，而而时钟一一般走的的是快速速的线（如如全局时时钟线、长长线等），这这就保证证了数据据只能比比时钟落落后，不不可能超超前，就就是利用用这个ddelaay做为为数据的的保持时时间这这种上升升沿打出出、上升升沿接收收方式在在芯片内内部经常常采用）需要注意意的是：：a、 如果不能能保证时时钟比数数据快，这这种方式式是不能能正常工工作的b、 如果时钟钟虽然是是同源的的，但是是不是同同一个时时钟（即即时钟虽虽然同频频，但是是不能保保证同完完全相位位，如经经过的路路径不同同），上上面这种种方式也也是不一一定正常常工作的的 图72、 芯片与芯芯片之间间的时序序问题 图8图7是芯芯片与芯芯片之间间时序时时序模型型图，由由于时钟钟和数据据之间存存在不同同的deelayy，所以以无法保保证时钟钟比数据据一定超超前，那那么采用用上升沿沿打出，上上升沿接接收的方方式，就就不一定定可靠。

具具体还得得分析芯芯片资料料和实测测来判断断在实测的的过程中中我们认认为，较较好的时时序关系系应当是是时钟采采样点的的位置应应当在数数据中间间偏后的的位置，因因为一般般情况下下，芯片片要求的的建立时时间比保保持时间间来得长长，所以以在能满满足芯片片资料上上要求的的建立时时间和保保持时间间的前提提下，我我们尽量量让建立立时间比比较充裕裕（这是是一个一一般的原原则，非非绝对）如下图情情况，没没有一个个沿在数数据的正正中间，如如果上升升沿采样样和下降降沿采样样建立时时间和保保持时间间都能满满足要求求，并且且有一定定的余量量，那么么我们会会更趋向向于选择择下降沿沿采样（建建立时间间比较长。