实验2.10 计数器及其应用.doc

5实验 2.10 计数器及其应用一、实验目的1、熟悉中规模集成计数器的功能及使用方法2、掌握时序逻辑部件功能的测试方法3、能熟练地用中规模集成计数器设计时序电路二、实验仪器及材料数字逻辑电路实验箱和扩展板、双踪示波器、芯片 74LS00、74LS04 、74LS10、双 D 触发器 74LS74、同步十进制可逆计数器芯片 74LS192（或 CC40192） 、可预置的4 位同步二进制计数器 74LS161 等三、实验原理计数器是数字电路系统中应用较多的基本逻辑器件它的基本功能是统计时钟脉冲的个数，实现计数操作；同时也用于与分频、定时、产生节拍脉冲和脉冲序列等例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器计数器的种类很多按构成计数器的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增、减不同，分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编程计数器等等1、用 D 触发器构成异步二进制加法 /减法计数器如图 2.10.1 所示，电路由 3 只上升沿触发的 D 触发器组成的 3 位二进制异步加法计数器。

电路的连接特点是将每只 D 触发器转换成为 T′ 型触发形式，再由低位触发器反相输出 端和高一位的 CP 端相连接，即构成异步计数方式Q若将图 2.10.1 电路稍加改动（将异步加法器电路的低位触发器的 Q 端与高一位的CP 端相连） ，即构成了 3 位二进制异步减法计数器，如图 2.10.2 所示图 2.10.1 用 74LS74 构成 3 位二进制异步加法计数器实验 2.10 计数器及其应用602、中规模十进制计数器中规模集成计数器品种多，功能完善，通常具有预置、保持、计数等多种功能集成芯片 74LS192 是同步十进制可逆计数器它具有双时钟输入，可执行十进制加法和减法计数，并具有清零、置数等功能芯片引脚排列如图 2.10.3 所示其中 为置数端，CP U 为加计数LD脉冲输入端，CP d 为减计数脉冲输入端， 为非同步进位输出端，uTC为非同步借位输出端，P 0、 P1、 P2、 P3 为数据输入端， 为清零dTC MR端，Q 0、 Q1、 Q2、 Q3 为计数器输出端芯片 74LS192 功能见表 2-10-1当 清零端为高电平“1”时，计数器输出被直接清零（称为异步清零） ，当执MR行其他功能时， 应为低电平。

当 为低电平、置数端 为低电平时，数据直接MRLD从置数端 P0、 P1、 P2、 P3 输入计数器当 为低电平， 为高电平时，执行计数功能执行加计数时，减计数端的 CPd 接高电平，计数脉冲由加计数端 CPU 输入，在计数脉冲上升沿进行 8421 编码的十进制加法计数在执行减计数时，加计数端的 CPU接高电平，计数脉冲由减计数端的 CPd 输入，在计数脉冲上升沿进行 8421 编码的十进制减法计数 　　表 2-10-1　74LS192 十进制加、减计数功能表3、 可预置的 4 位二进制同步计数器 74LS161可预置的 4 位二进制同步计数器 74LS161 具有并行预置数据、清零、置数，计数和保持功能，并且有进位输出端，可以串接计数器使用引脚排列如图 2.10.4 所示，功能见表 2-10-2从功能表 2-10-2 中可知，该计数器具有信号清零 端，信MR号使能端 PE、 TE，信号置数端 ，时钟信号端 CP， 四个数据LD输入端 P1、 P2、 P3、 P4，数据输出端 Q1、 Q2、 Q3、 Q4 以及进位输输 入 输 出MR LDCPU CP d P3 P2 P1 P0 Q3 Q2 Q1 Q01 × × × × × × × 0 0 0 00 0 × × d c b a d c b a0 1 ↑ 1 × × × × 加计数0 1 1 ↑ × × × × 减计数图 2.10.3 74LS192 的引脚图图 2.10.4 74LS161 引脚图图 2.10.2 用 74LS74 构成 3 位二进制异步减法计数器第 2 章 数字电子电路实验61出端 CO。

表 2-10-2 74LS161 同步计数器的功能表清零 预置 使 能 时钟 预置数据输入 输 出MRLDPE TE CP P1 P2 P3 P4 Q1 Q2 Q3 Q40 × × × × × × × × 0 0 0 01 0 × × ↑ A B C D A B C D1 1 0 × × × × × × 保 持1 1 × 0 × × × × × 保 持1 1 1 1 ↑ × × × × 计 数4、计数器的级联使用一位十进制计数器只能表示 0～9 十个数为了扩大计数器范围，常用几个十进制计数器级联使用同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号来驱动下一级计数器同步十进制可逆计数器芯片 74LS192，利用进位输出控制高一位的加计数端构成的加数级联连接电路，如图 2.10.5 所示5、实现任意进制计数（1）用复位法获得任意进制计数器假定已有一个 N 进制计数器，而需要得到一个 M 进制计数器时，只要 M < N，用复位法使计数器计数到 M 时置零，即获得 M 进制计数器如图 2.10.6 所示为一个由74LS192 十进制计数器接成的 6 进制计数器。

2）特殊进制计数器特殊的 12 进制的计数器常见于时间的小时、分、秒计数在数字钟里，对十位的计时顺序是 1、2、3、……、11、12，即为 12 进制，且无 0 数，如图 2.10.7 所示当计数到 13 时，通过与非门产生一个复位信号，使74LS192（第二片的时十位）直接置成 0000，而 74LS192（第一片） ，即时的个位直接置成0001，从而实现了从 1 开始到 12 的计数如图 2.10.5 74LS192 构成的加计数级联电路图 图 2.10.6　6 进制计数器图 2.10.7 特殊进制计数器实验 2.10 计数器及其应用62图 2.10.7 所示四、实验内容1、用二片 74LS74 双 D 触发器构成 4 位二进制异步加法计数器（综合性实验）按图 2.10.1 连线，清零脉冲 Rd 接至逻辑电平拔位开关，CP 端接单次脉冲源（或1Hz 连续脉冲） ，输出 Q4、 Q3、 Q2、 Q1 接发光二极管显示插孔， 接高电平“1” DS清零（将 RD 接逻辑拨位开关的低电平）后，再拨到高电平，将单次脉冲接 1Hz的连续脉冲，观察 CP、Q 4~Q1 的状态，自拟表格记录数据。

2、用二片 74LS74 双 D 触发器构成 4 位二进制异步减法计数器（综合性实验）如图 2.10.2 所示，自拟表格记录实验数据3、分析并验证实验电路（应用性实验）分析图 2.10.8 实验电路是如何计数的？该电路是几进制的计数器？自拟表格记录实验输出数据4、特殊 12 进制计数器功能测试（验证性实验）按图 2.10.7 连线自拟表格，记录并分析实验数据5、任意进制计数器电路设计（设计性实验）（1）用二片 74LS192 构成 n(10< n <20)进制计数器（自定义 n 值，显示电路采用发光二极管或数码管均可） 对设计电路进行实验验证，自拟表格记录实验数据2）用 CD4017 构成 n(2< n <20)进制计数器（自定义 n 值，显示电路采用发光二极管） 对设计电路进行实验验证，自拟表格记录实验数据CD4017 集成电路是十进制计数/ 时序译码器，又称十进制计数/ 脉冲分频器它是 4000 系列 CMOS 数字集成电路中应用最广泛的电路之一，其结构简单，造价低廉，性能稳定可靠，工艺成熟，使用方便，深受广大电子科技工作者和电子爱好者的喜爱CD4017 集成块采用标准的双列直插式 16 脚塑封结构，引脚排列如图 2.10.9 所示， 信号输入端，脉EN冲下降沿有效；CP 时钟输入端，脉冲上升沿有效；在清零 R 输入端加高电平或正脉冲时，计数器输出端中Y1~Y9 输出低电平“0” ，而 Y0 输出端为高电平；V DD 为图 2.10.8 74LS161 构成同步计数器图 2.10.9 CD4017 引脚排列第 2 章 数字电子电路实验63电源正端，接 3 ~ 18 V 直流电压；V SS 为电源负端。

CD4017 的基本功能是对 CP 输入脉冲的个数进行十进制计数，并按输入脉冲的顺序分配在 Y0~Y9，为 10 个输出端（输出高电平） ，当计数达 10 个数后计数器清零，同时在 QCO 输出一个高电平进位脉冲,在第 6 个计数脉冲之前，Q CO 端始终保持高电平五、预习要求 1、复习计数器的有关原理2、熟悉实验内容，拟出各实验所需的表格3、完成实验内容 4 计数器电路设计4、查阅相关资料，熟悉 CD4017 集成块功能及其应用六、实验报告与思考题1、画出实验用 D 触发器构成四位异步二进制加、减法计数电路图2、整理、记录实验数据，画出四位异步二进制加、减法计数器的时序图3、画出实验内容 2、3 的电路图，记录实验数据并进行分析4、计数器的脉冲上升沿触发还是下降沿触发有什么不同？在使用过程中如何选择？。