实验3 多路选择器的设计.docx

实验 3 多路选择器的设计一、 实验目的1. 熟练掌握多路选择器的设计方法2. 熟悉门级描述的编程方法；二、 实验内容1. 编写程序实现 2 选 1 的多路选择器2. 编写程序实现 8 选 1 的数据选择器三、 实验要求1. 根据参考内容，用Verilog HDL语言设计多路选择器2. 用 Quartus II 或 Modelsim 对其进行功能或时序进行波形仿真验证；3. 下载到 FPGA 开发板验证；四、 实验环境Quartus II五、 实验原理数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上 去实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的 单刀多掷开关二选一数据选择器的原理框图如图 1,真值表见图 2 a out sei图1 2选1数据选择器原理图输入输出SY0A1B图2选1数据选择器真值表图3 8选1数据选择器原理图输入输出SY000A001B010C011D100E101F110G111H图4 8选1数据选择器真值表六、 实验步骤1）打开 Quartus II 新建工程，并进行相关配置2）添加 Verilog HDL 文件，编辑代码；3） 编译、代码综合与波形仿真；4） 下载程序至 FPGA 开发板。

七、 实验程序（或者电路图）〃2选1 module mux2_1(a,b,s,out); input[3:0] a,b;input s; output[3:0] out;reg[3:0] out; always@(a or b or s) begincase({s})1'b0 : out=a; 1'b1 : out=b; endcaseendendmodule〃8选1module mux8_1(a,b,c,d,e,f,g,h,s,out); input[3:0] a,b,c,d,e,f,g,h;input[2:0] s;output[3:0]out;reg[3:0]out;always@(a or b or c or d or e or f or g or h or s) begincase({s}) 3'd0 : out=a; 3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase endendmodule八、 实验结果2选1数据选择器RTL8选 1数据选择器 RTLFite Edit View Simulation Help ■Master Time Bar： |0 p$ | 卩 » Pomter [^ 22ns | Imervai | Start: | | End:B 1111B 1111B 00002 选 1 数据选择器波形图仿真Master Time Ba 匚 dps | 〈 ► Pointer: 182 97 ns Interval: 182 97 nsNameValue at0 ps80.0 nsi160 0 nsi240 0 nsi320.0 nsi400 0 nsi480 0 nsi0 ps0 ps> > aU 1f \1> > bU 2< I2■ > CU 3< ；3> > dU 4< I4> > eU 5< ；5> > fU 6< I6> > gU 7< ；1缶> hU 8< I8■ > sB 000:000X001 Voio X onXioo X 101Zx noX11) X oooX001* > outU 1:1X2 X3X4X5 X 6~x 了X8 X 1X2 X ?8 选 1 数据选择器波形图仿真九 、实验结果讨论（结合实验过程、实验结果或老师的提出问题自行讨论）。