MMIC特殊工艺-肖特基接触.ppt

MMICMMIC特殊工特殊工艺艺艺艺( (二二) )陈汝钦成都嘉石科技有限公司2013年01月15日(肖特基接触(Schottky Contacts))主主 要要 内内 容容234肖特基肖特基接触制造接触制造引言引言1结论结论结论结论5肖特基接触肖特基接触特性特性肖特基肖特基接触接触测试测试测试测试•金属体系是所有半导体器件和集体电路的基本部分. 它提供半导体有 源区(Active Area)或其他器件和外面电路的精确电接触. 主要采用材 料和工艺的考量是确保所选择的金属能达到所需电特性和可靠性;•关于金属和半导体的接触有欧姆(Ohmic)和肖特基(Schottky) 两种,各 具半导体器件设计上明显不同需求的特性. 欧姆接触在金属/半导体界 面形成很低的电流势垒(Barrier)而达到很小的电阻; 而肖特基接触则是 完全相反而需要在此界面形成很高的电流传导势垒以达整流(Rectify) 的特性, 同时所形成的界面态(Interface States)对其电性和可靠性扮 演极重要的角色;•肖特基栅极是许多GaAs器件里两个最重要部分之一 (另外一个为源 或漏极的欧姆接触); 其整流特性, 尺寸, 所放置的位子和可靠性对场 效应晶体管(FET)的性能是极端重要的. GaAs器件通常使用Ti/Pt/Au, Al, WSi, WSiN, TiW, TiWN等肖特基栅极.1. 引言(Introduction)2.肖特基接触特性 (Characteristics)当金属和半导体紧密接触时, 物理或化学键就会在其界面形成:•几乎所有金属/半导体界面都有载流子传导势垒; 此势垒产生是由于所形成的 界面态(Interface States)造成半导体导带( Conduction Band)和价带 (Valance Band)在靠界面处产生带弯曲 (Band Bending).•当金属和中度以下(> kT/q (26 mV @300oK) Js= A**T2exp(-qVb/kT)where A**: Effect Richardson Constant; Vb: Barrier height; q: Electron charge; k: Boltzmann’s constant;Va: Applied voltage; n: Ideality Factor- 经由不同正偏压下正向电流测试可获得代表肖特基接触质量的Vb和n值；- 对GaAs，一般接受的A**值为8.6（对自由电子，其值为120); 由于Vb的指数关系，较大A**不准度对Vb只造成很小的不准度；- 传导势垒高度和理想因子决定肖特基接触的质量; 对中度参杂以下的GaAs, 由于金属的弗米线被钉住于禁带中间使其传导势垒通常高度为0.77-0.99eV(只约0.2eV的变化), 基本与金属种类无关(由于比GaAs千倍低的界面态密度, Si的Vb则随金属不同而改变); 理想因子通常为1.0 –1.25(n=1代表纯热离子发射传导); 通常势垒高度和理想因子值随活性层掺杂浓度以及工艺条件所产生界面杂质, 缺陷和界面态的增加而分别减小和增加. - 栅极具越高传导势垒高度和接近1理想因子通常可使FET产生越低漏电流和越高反向击穿电压, 同时越高的势垒高度可允许越大正向偏压而在耗尽型(Depletion Mode)和加强型(Enhance Mode) FET产生更大电流, 这些都可增加FET的输出功率; HEMTs和HFETs使用比GaAs更寛禁带的材料(如AlGaAs, AlAs, InGaP和GaN)加上低掺杂来达到更高的势垒高度而促成更大输出功率, 但对欧姆接触能以很低电阻通过它们是不小的挑战.B. 载流子耗尽层(Carrier Depletion Zone) 和电容:由于肖特基接触在III-V半导体界面产生位于禁带内的高密度界面态能阶而 造成能带弯曲从而形成电场排斥自由载流子促成金属下面部分半导体成为载 流子耗尽层(Carrier Depletion Zone)而具有电容特性. •此耗尽层厚度同时也受所加电压的影响：w = [2e(Vbi – Va)/qN]1/2where e: Dielectric constant; q: Electron charge; N: Doping density; Vbi: Schottky Build-in voltage;Va: Schottky Applied voltage- 对GaAs，Vbi约为0.8 eV；- 当Va = 0，对应于Vbi的零偏压（Zero Bias）耗尽层厚度； - 当Va 0, 耗尽层厚度减小. - 当Va的正值接近Vbi时，正向击穿就发生代表二极管的操作限制.•由于耗尽层内无自由载流子而成为肖特基接触金属和导电半导体间的绝缘体, 进而形成平行板电容；其电容：C = A(qeN/2V)1/2 or 1/C2 = 2V/qeNA2 N(x) = (2/qeA2)[-1/[d(1/C(x)2)/dV]]where A: Schottky contact size; q: Electron charge; e: Dielectric constant; N: Doping density; V: Schottky voltage (e.g.: Vbi – Va)- 从测量电容(C-V测量)可得出半导体掺杂浓度和所加电压的关系再用前述 电压与深度的关系即可量出掺杂浓度在半导体的分布;- 对均匀参杂，1/C2对Va的图可产生一条直线其斜率可决定其掺杂浓度N；- 对非均匀参杂，1/C2对Va的曲线的各点斜率可决定掺杂浓度N(x) ； - 通常使用特别设计具相当大面积的肖特基接触(0.01 – 0.04mm2和欧姆接触围绕肖特基接触) 来准确测量电容(10-100 pf)和面积(因A2),以及减低串联电阻进而准确量出掺杂浓度的分布. (一般FET的电容和面积太小不能准确测量而不适用)- 为防止深缺陷能阶的影响，通常需使用AC 电容桥(Capacitance Bridge)操作在1MHz的高频.- C-V测量的掺杂浓度分布有最小深度(因肖特基接触的Vbi 和正向漏电)和 最大深度(因反向击穿)的限制;- 由于低掺杂浓度(> kT (26 mV @300oK) Js= A**T2exp(-qVb/kT)where A**: Effect Richardson Constant; Vb: Barrier height; q: Electron charge; k: Boltzmann’s constant;Va: Applied voltage; n: Ideality Factor- ln(J) = ln(Js) + qVa/nkTln(J)对Va图形成一条中间直线而两边偏离直线的曲线, 可提供接触情况消息;直线斜率 = q/nkT, 从中可算出”n”值;延展直线和ln(J)轴交汇点的J值 = Js, 从中可算出” Vb”值;- 可直接用FET测试并可同时测得Vb 和 n, A**值的准确度不太影响Vb值.•C-V方法量测Vb(只可用于均匀掺杂半导体）:- 1/C2 = 2 Va/qeNA2where A: Schottky contact size; q: Electron charge; e: Dielectric constant; N: Doping density; Va: Schottky Applied voltage- 1/C2对Va的图形成一条直线（因均匀掺杂）：斜率 = 2/qeN ; 延展直线与Va轴交汇点的电压 值= Vb- 缺点: 只适用于均匀掺杂半导体, 无法同时测量n且不能用FET测量;优点: 可以不需知道接触面积.•还有较复杂的激活能(Activation Energy)和光电方法量测Vb.4.肖特基接触制造 (Fabrication)III-V FET因应用需求有刻蚀(Recessed)或自对准(Self-aligned)柵极:•通常模拟器件/电路使用刻蚀柵极而数字器件/电路使用自对准柵极; •刻蚀柵极工艺需要经由电流来控制刻蚀深度所以需在柵极前完成欧姆接触;•自对准柵极工艺則需要在接近柵极两边做高掺杂离子布值和退火所以只能在 柵极后完成欧姆接触;•因此刻蚀柵极通常可使用耐低温材料如Al或Ti/Pt/Au而自对准柵极通常使 用耐高温材料如TiW(TiWN)或WSi(WSiN):A. 刻蚀栅极(Recessed Gate)工艺: 模拟器件/电路为达到低噪声, 高增益, 高输出功率, 高线性和高可靠性需要低 源和漏极到栅极电阻, 高击穿电压和低栅极电阻: •通常使用刻蚀栅极工艺来达到低源和漏极到栅极的电阻和高击穿电压; 它可 以避免表面耗尽和表面态影响而减少电流通道和电流甚至降低可靠性, 同时 降低栅极到源和漏极电场(尤其栅极边)而达到高击穿电压; - 偏置栅极接近源极(而较远离漏极)可进一步降低源极到栅极电阻(增加跨导)和增加栅极到漏极击穿电压; - 通常增加源极到漏极距离及在栅极下的有源层使用低掺杂或/和更宽禁带半导体也可增加击穿电压(但可能降低跨导). •为了近一步降低源和漏极到栅极电阻常在园片最上层加入高掺杂(N+)层以 降低欧姆接触和通道电阻, 和增加源极到漏极的承受电流的能力以防止突然 烧毁(Burn-out)和增加可靠性; 但需要使用高掺杂层(N+)和栅极两步蚀刻 (Double Recess Gate)来达到高击穿电压(高掺杂层蚀刻宽度需远大于栅极 蚀刻宽度); 同时偏置栅极接近源极(而较远离漏极)和/或偏置N+开口近漏极 可进一步降低源极到漏极电阻(增加跨导)和增加栅极到漏极击穿电压;N+ ETCHN+N+• 通常使用厚Au层的Ti/Pt/Au栅极材料和宽大蘑菇型栅极来达到低栅电阻, 它们同时可承受饱和功率时栅极的漏电流和帮助散热而促进可靠性;• III-V半导体器件/电路的栅极工艺通常使用光刻机来曝光显影所需的N+和栅极图形经适度刻蚀后用蒸发台蒸镀所需金属再用溶剂剥离去不需要的金属和光刻胶, 其重要要求如下:- 光刻胶黏附性控制;- 光刻胶涂布曝光显影烘烤控制；- N+和栅极CD和对准控制;- 栅极剥离图形控制；- 蚀刻前表面残留光刻胶和杂质及氧化物去除;- 蚀刻速率, 深度(或电流,可用选择蚀刻)，侧刻，和平整度控制；- 蚀刻后蒸镀前氧化物和残留杂质去除；- 蒸镀真空度，距离，速率(功率), 厚度，靶材纯度控制；- 以上各步骤的重复性和均匀度控制。

B. 自对准栅极工艺: 在数字器件/电路, 高均匀度阀值电压(Threshold Voltages, 850oC)的栅材料如TiW, TiWN, WSi, WSiN; 通常自对准栅极工艺有基本自对 准法(SAG), 栅到漏极低掺杂自对准法(Lightly-doped Drain Self-Aligned Gate (LDD SAG)), 和栅极替换法(Substitutional Gate)等: •基本自对准法(SAG): 在有源层形成(经外延或离子布植)后溅射耐高温栅金属 再在其上涂布光阻光刻显影留下栅大小的光阻后蚀刻金属：- 除去光阻再用栅极金属做阻拦做高掺杂离子布植和退火，结果使低电阻的高掺杂可直到栅极边, 达到高性能(如高跨导(gm))但击穿电压相当低；- 改进方法是控制金属蚀刻在显影后的光阻下形成可控的侧挖，在不除去光阻下做高掺杂离子布植和退火造成低电阻的高掺杂区离栅极边有很小距离(0.2 um)以改进击穿电压和可靠性.• 栅极替换法: 在此法中, 暂时的耐高温栅极材料可以在离子布植和退火后除去替换成另一个低电阻的栅极材料, 可消除一个栅极材料需同时具有耐高温和低电阻的特性; 有时它又称替身假栅极法(Dummy Gate):- 自对准高掺杂离子布植区法(Self-Aligned Implantation for。