SD-SDI、HD-SDI、3G-SDI三速光纤传输系统的设计.docx

四川师范大学成都学院本科毕业设计SD-SDI、HD-SDI、3G-SDI 三速光纤传输系统的设计学生：××× 指导教师：×××内容摘要：论文为三速SDI光纤传输系统的设计提供了一个低成本、低功耗、低辐射和高性能的解决方案论文首先对SDI基础知识进行了详细介绍，从SDI通路结构、SDI 器件性能分析和SDI编解码等三个方面对SDI的基本原理进行了阐述，并着重对3种SDI速率进行了比较接着，论文从基础结构和基本特点等两个方面，介绍了FPGA基础知识基于上述基础，论文在对3种SDI相似性和差异性进行分析的基础上，提出了SDI设计的关键速率前提，提高了所提设计方案的针对性然后，论文从接收器和发送器等两个方面，对系统架构设计方案进行了详细阐述最后，又从均衡器/驱动器、编解码器、参考时钟源等三个方面，阐述了系统设计的硬件实现过程论文所提设计方案理论基础扎实，能够灵活应用于接口资源紧张而又需要支持多种速率SDI信号的应用场合，具有十分重要的现实意义关键词：SDI 三速 光纤 SD-SDI HD-SDI 3G-SDIII目 录1 SDI 基础知识简介 11.1 SDI 概述 11.2 SDI 的基本原理 11.2.1 SDI 通路结构 11.2.2 SDI 器件性能分析 21.2.3 SDI 编解码 31.3 3 种 SDI 速率比较 42 FPGA 基础知识简介 52.1 FPGA 的基本结构 62.2 FPGA 的基本特点 73 基于 FPGA 的三速 SDI 传输系统设计方案 73.1 3 种 SDI 的相似性与差异性 73.2 SDI 设计的关键速率前提 83.3 系统架构设计 93.3.1 接收器 93.3.2 发送器 103.4 系统设计实现 113.4.1 均衡器/驱动器 113.4.2 编解码器 123.4.3 参考时钟源 134 结束语 13参考文献 14四川师范大学成都学院本科毕业设计1 SDI 基础知识简介1.1 SDI 概述SDI 是 Serial Digital Interface 的缩写，也就是串行数字接口，串行数字接口(SDI)标准由移动图像和电视工程师协会(SMPTE)制定，在当今的广播和视频产品领域得到了广泛的应用。

SDI 标准规定了怎样通过视频同轴电缆在产品设备之间传送未经压缩的串行数字视频数据串行接口是把数据字的各个比特以及相应的数据通过单一通道顺序传送的接口由于串行数字信号的数据率很高，在传送前必须经过处理用扰码的不归零倒置 (NRZI) 来代替早期的分组编码，其标准为 SMPTE-259M 和 EBU-Tech-3267，标准包括了含数字音频在内的数字复合和数字分量信号在传送前，对原始数据流进行扰频，并变换为NRZI 码确保在接收端可靠地恢复原始数据这样在概念上可以将数字串行接口理解为一种基带信号调制SDI 接口能通过 270Mb/s 的串行数字分量信号，对于 16:9 格式图像，应能传送 360Mb/s 的信号[1-3]人们常在 SDI 信号中嵌入数字音频信号，也就是将数字音频信号插入到视频信号的行、场同步脉冲(行、场消隐)期间与数字分量视频信号同时传输[4]1.2 SDI 的基本原理1.2.1 SDI 通路结构SDI 的通路结构[5-6]如下图 1.2.1-1 所示：17图 1.2.1-1 SDI 通路结构（1） 电缆均衡(补偿)：SDI 接收器用适应性电缆长度均衡来补偿信号在同轴电缆上的损失。

在信号被编码器接收之前，用一个外部电缆均衡器来均衡比特流2） 时钟和数据恢复(CDR)：在均衡之后，SDI 接收器必须将数据从比特流中恢复出来通常对比特流采用过采样来完成异步数据恢复，然后进行数据转换数据恢复单元从比特周期中间采样出每一比特数据，并尽可能的远离比特数据转换通常，锁相环(PPL)也用来配合数据恢复单元来恢复时钟然而，在某些情况下，可以假定接收器和发送器在同频下工作在这种情况下，接收器就不必恢复时钟，也就是说只应用数据恢复技术3） 抖动减少：从外部视频源或者 SDI 接收器获得的传向 SDI 传输器的并行数字视频包含大量的抖动，而 SDI 传送器要求其传送的 SDI 比特流几乎不包含抖动，这就要求传送器在传送之前要减少视频流的抖动数量4） 时钟复用：SDI 传送器的串行器需要一个比特率时钟这通常需要传输器将它的输入字率视频时钟乘以十来获得比特率时钟复用过程一定不能加入过多的抖动1.2.2 SDI 器件性能分析1、SDI 传送器SDI 传送器的性量主要有两方面来衡量：（1） 输出驱动的电器性能；（2） 传输器的输出抖动2、SDI 接收器SDI 接收器的性能主要有三方面来衡量：（1） 波形衰减的容限和由同轴电缆长距离传送引起的失真；（2） 输入比特流带来的抖动容限；（3） SDI 病态波形的容限。

SDI 适应性电缆长度均衡补偿器用来处理由同轴电缆引起的信号衰减和相位失真输入抖动容限是表示时钟和数据恢复(CDR)单元在大量抖动失真情况下正确接收到 SDI 比特流的能力SMPTE 259M 指标对 SDI 接收器的抖动容限并没做任何要求，然而， 这个标准允许 SDI 传送器可以高达 0.2UI 的峰峰值抖动，其他抖动可由不同的源造成，如由 PCB 板、连接器和电缆的阻抗不匹配引起的反射造成等SDI 接收器应该拥有 0.2UI 以上的抖动容限，好的 SDI 接收器通常能达到 0.5UI 的输入抖动容限1.2.3 SDI 编解码1、SDI 并串转换SDI 并串转 SDI 的并串转换过程如图 1.2.3-1 所示图 1.2.3-1 SDI 通路结构10 bit 并行输入信号在 27 MHz 的时钟控制下并行写入移位寄存器，然后在 10 倍频的 270 MHz 时钟控制下串行读出，完成并串转换，如果原来是 8 bit，就在最低位加两个 0传输时数据低位 LSB 先传送，数据高位 MSB 后传送，传送的码型为NRZ(不归零)码由于接收端解码时需要恢复时钟信号，而串行接口不能像并行接口那样使用单独的时钟线传输时钟信号，时钟的恢复只能利用信号本身的跳变来产生，因此还需进行扰码和 NRZ - NRZI (翻转不归零码)编码变换。

扰码的目的是减小长串的连“0”和连“1”，使数据流中只有很短的连“0”和连“1”，从而使电平跳变多、时钟信息丰富；而进行 NRZ - NRZI 编码变换，是因为 NRZI 码不同于 NRZ 码，它不是用电平的高低来表示“0”和“1”，而是用有无电平的变化来表示“0”和“1”，利用这种特性，可在接收端采用对极性的变换响应而不是对数据流的极性响应以达到容易解码和提取时钟信息的目的2、SDI 编解码过程在将数字视频串行通过物理层之前，SDI 传输器一定要根据 SDI 标准将视频编码， 编码过程要保证串行比特流有足够的转换级别来允许接收器恢复数据和时钟，在接收器捕获到串行数据之后，解码器要逆转编码过程获得原始视频数据图 1.2.3-2 是 SDI 的编码过程SDI 标准用两个生成多项式，通常用线形反馈移位寄存器(LFSR)表示来分别实现编码阶段SDI 解码器的解码过程与编码器相反，先使用 G2 多项式，然后跟随 G1 多项式，如图 1.2.3-3 所示图 1.2.3-2 SDI 编码过程图 1.2.3-3 SDI 解码过程1.3 3 种 SDI 速率比较据前所述，SDI 即 serialdigitalinterface，就是数字非压缩技术，主要来自广电领域。

视频经过模数转换后，有 2 条路可以走，压缩或者非压缩IP 监控需要压缩， 其好处是大量节约带宽，使视频在 IP 网络上传输成为可能，同时约束视频资料的存储容量，代价是视频质量的下降、操控存在延时性以及开放性架构无法避免的隐患非压缩就是所谓的数字非压缩技术，其标准有很多种，比如常见的HDMI，DVI 和 SDI此技术中视频模数转换后不再压缩，只是按特殊方式编码（此编码不同于压缩编码，不存在有损压缩的过程）非压缩的好处是视频质量最大限度的保真，且几乎没有延时（40ms）， 代价则是视频信号数据量极大SDI 目前根据视频分辨率和帧率可分为 3 个标准:SD-SDI 即标清 SDI 主要对针对标清分辨率，每秒 25 帧或 30 帧模数转化后的视频带宽大致为 250Mbps 左右;3G-SDI， 高清高帧率 SDI,分辨率仍为 1080P，但是帧率增大到 50 或者 60，模数转换后的数据量大致为 2.9Gbps.SDI 目前根据视频分辨率和帧率可分为 3 个标准：（1） SD-SDI 即标清 SDI主要对针对标清分辨率，每秒25 帧或 30 帧(分辨是 PAL 制和 NTSC 制)模数转化后的视频带宽大致为 250Mbps 左右(如果是 16:9，则为 360Mbps左右)；（2） HD-SDI 即高清 SDI，这个标准主要针对分辨率为 1080P，帧率为 25 或者 30， 模数转换后的数据量为 1.485Gbps：（3）3G-SDI，高清高帧率 SDI,分辨率仍为 1080P，但是帧率增大到 50 或者 60， 模数转换后的数据量大致为 2.9Gbps。

由以上三个标准可知视频模数转换后不经过压缩的原始数据量是很大的，如此大的数据量 IP 网络根本无法承载，若直接存储其容量亦将十分惊人从 3 中 SDI 速率的应用情况来讲，由于标清视频几乎全都采用模拟方式，所以在安防监控领域 SD-SDI 意义不大，而 3G-SDI 数据量太大，如此高的帧率在监控领域也无必要，故 3G 标准的 SDI 也不大可能广泛用，真正可能在监控领域中广泛运用的是HD-SDI 标准，这种标准在提供分辨率为 1080P 帧率达到 25 或者 30 的高清视频的同时，最大限度的保留的视频的所有细节，同时操控的延时性几乎等同于模拟系统HD-SDI 的这一特点在目前来说是独树一帜的2 FPGA 基础知识简介FPGA 是 Filed Programmable Gate Array 的缩写，即现场可编程逻辑阵列FPGA是在 CPLD 的基础上发展起来的新型高性能可编程逻辑器件，它一般采用 SRAM 工艺，也有一些专用器件采用 flash 工艺或反熔丝(Anti．Fuse)工艺等FPGA 的集成度很高，其器件密度从数万系统门到数千力．系统门不等，可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑设计领域。

新型的FPGA 内嵌CPU 或DSP 内核，支持软硬件协同设计，可以作为片上可编程系统(SOPC) 的硬件平台FPGA 既继承了 ASIC 的大规模、高集成度、高可靠性的优点，又克服了普通 ASIC 设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字硬件电路设计的理想首选[7]2.1 FPGA 的基本结构FPGA 基本由 6 部分组成，分别为可编程输入／输出单元(I／0 单元)、基本可编程逻辑单元、嵌入式块 RAM、布线资源、底层嵌入功能单元和内嵌专用硬核等[8]1） 可编程输入／输出单元(I／O 单元)I／O 单元是芯片与外部的接口，完成不同电气特性下对输入／输出信号的驱动与匹配需求为了使 FPGA 具有更高的灵活性，目前大多数 FPGA 的 I／O 单元都设计成可编程模式，即通过软件的。