《数字逻辑》实验指导书.docx

目 录实验1：基本逻辑门电路 2EDA设计实验的基本步骤和注意事项 5实验2：译码器及其应用 10实验3 触发器、移位寄存器的设计和应用 15实验4：计数器 18实验5：数字系统的设计 19实验报告格式和内容 20实验1：基本逻辑门电路一、实验目的1：掌握各种门电路的逻辑功能及测试方法2：学习用与非门组成其它逻辑门电路二、实验用的仪器、仪表TEC—５实验箱 74LS00二输入四与非门 三态门74LS125三、实验原理与非门的逻辑功能是：当输入端中有一个或一个以上低电平时，输出端为高电平只有当输入端全为高电平时，输出端才为低电平（即有“0”得“1”，全“1”出“0”） 三态输出门是一种特殊的门电路它与普通的逻辑门电路不同，它的输出状态除了高、低电平两种状态（均为低阻状态）外，还有第三种状态,即高阻态处于高阻态时，电路与负载之间相当于开路三态门主要用途之一是实现总线传输三态输出门符号与功能表如下（此例以低有效的使能器件为例）四、实验内容1：测试二输入与非门的逻辑功能与非门的输入端接逻辑开关电平，输出端接发光二极管按表1－2所示测试与非门，并将测试结果填入表中 表1－１输入输出AB对地电位逻辑状态00011 0112：学习用二输入与非门构成其他逻辑电路的方法，并测试。

l 与门逻辑功能实现：根据布尔代数的理论，,所以用2个与非门即可实现与门逻辑功能输入A、B接逻辑开关，输出端接发光二极管参考表1－１，设计表格，并将测试结果填入表中l 或门逻辑功能实现： 根据布尔代数的理论，,所以用3个与非门即可实现或门逻辑功能输入A、B接逻辑开关，输出端接发光二极管参考表1－1，设计表格，并将测试结果填入表中l 异或门逻辑功能实现： 根据布尔代数的理论，,根跟据此异或逻辑表达式经过变换，逻辑图如下，请自行验证此逻辑图的正确性，同时思考如果直接据逻辑表达式画逻辑图，效果如何，近而体会变换的作用输入A、B接逻辑开关，输出端接发光二极管参考表1－1，设计表格，并将测试结果填入表中3：测试三态门的逻辑功能 三态门输入端、使能端分别接逻辑开关，输出端接发光二极管将测试结果填入表1－3中 表1－3 输入输出CAY001101 五、实验报告记录、整理实验结果，并用布尔代数的理论进行分析实验提示：１、K15—K0为普通的电平开关，为输入端提供高低电平信号，拨上去为１，拨下去为０。

　　２．12个发光二极管位于实验箱的下部中间位置，用于指示信号的高低电平，信号输入孔L0—L11接入高电平时，相应的二极管点亮，信号输入孔L0—L11接入低电平时，相应的二极管熄灭实验用芯片内部逻辑图EDA设计实验的基本步骤和注意事项本实验指导书的所有实验基于EDA实验台进行本实验指导书的所有实验均采用软件为Quartus II,硬件芯片为ALTERA 的Cyclone 系列FPGA芯片EP1C3T144C8N使用本EDA实验台进行数字逻辑实验，不需要进行手工接线实验工作分3步进行：1：在PC机上，基于Quartus II软件进行的设计，设计完成后，需要经过引脚锁定、编译下载到EDA实验台上的FPGA芯片中下载完成后，即在FPGA芯片中形成物理的逻辑电路此步工作相当于传统实验的基于物理器件的接线操作2:在PC机上仿真，验证逻辑的正确性3：下载到板子上，进行物理验证（需要安装USB Blaster线缆驱动,具体安装方法自行上网查找）此过程可以用万用表、LED指示灯、七段码等验证实验的正确性实验2-5流程和步骤一、实验2-4整体需要两个大的步骤，具体如下：1：用verilog设计所用的原件，仿真，引脚锁定并下载验证。

2：基于设计的原件，用原理图实现具体的应用二、具体步骤：1：用verilog设计所用的原件，仿真，引脚锁定并下载验证(实验5只需要此步骤，不需要生成原理图符号)1) 在根目录下创建一个英文的文件夹，用quartusII- project wizard方式以新建目录为工作目录工程硬件芯片为ALTERA 的Cyclone 系列FPGA芯片EP1C3T144C8N2) 新建verilog file设计文件，输入设计代码3) 编译quartus-Processing-Start Compilation.4) 引脚锁定quartus-Assignemts-pins引脚锁定必须把输入锁定到按键，从而实现逻辑0、1 的输入 输出必须锁定到发光二极管，从而实现逻辑输出0、1的显示实验5的输出要同时锁定七段码显示器引脚锁定用quartus-Assignemts-pins实现5) 编译quartus-Processing-Start Compilation.6) 编程下载quartus-Tools-Programmer7) 在实验板上验证8) 在完成基于verilog语言设计和仿真验证之后，打开 Update—Creat Symbol Files for Current File,从而创建一个设计原件的原理图符号 。

实验2-4需要）2：基于设计的原件，用原理图实现具体的应用1) 在根目录下创建一个新的英文的文件夹，把设计文件*.v和*.bsf拷贝到当前文件夹2) 用quartus- project wizard方式,以新建目录为工作目录建立一个采用Block Diagram/Schematic file作为输入的工程3) 在Block Diagram/Schematic file设计文件中，采用步骤1设计的原件进行设计 具体步骤为在当前Block Diagram/Schematic file设计文件窗口，双击鼠标左键，在弹出的对话框中找到Libraries:-porject下边的我们自行设计的原件，放置原件，并连接需要的逻辑图,放置相应原件和输入输出引脚4) 编译quartus-Processing-Start Compilation.5) 引脚锁定quartus-Assignemts-pins6) 编译quartus-Processing-Start Compilation.7) 编程下载quartus-Tools-Programmer8) 在实验板上验证实验2-5的注意事项1：Quartus II的工程名和顶层实体名字必须为英文，且实体名字必须和verilog代码的实体名字严格一致。

存储路径最好不要含中文和空格2：Quartus II的设计中所有的命名中，名字不要有空格3：Quartus II的原理图方式设计中放置“input”“ouput”引脚符号时，引脚符号的虚线框和原件的虚线框要刚好对上，以保证连接上，虚线框分开和部分重叠都不能正确连接4：时序电路中的CLK，锁定引脚时用S12-S9(硬件去抖动按键)之一，这几个按键没有抖动可以作为移位寄存器、计数器实验中的CLK实验用到的资源包括1：按键2：发光二极管指示灯3：20M方波时钟 4：七段码 5：蜂鸣器各个功能引脚如下和FPGA的连接关系如下：FPGA引脚时钟1620M时钟58-51S1-S8(拨码开关)47-50S12-S9(硬件去抖动按键)133-134LD1-LD2139-144LD3-LD8125-128数码A-D段119-122数码E-H段111-114数码位COM1-COM4129-132数码位COM5-COM879蜂鸣器拨码开关原理图硬件去抖动开关原理图实验板发光二极管原理图实验板七段码原理图蜂鸣器原理图实验2：译码器及其应用一、实验目的1：理解verilog语言的设计流程2：掌握译码器的逻辑功能及应用。

二、实验用的仪器、仪表EDA实验板（台） 万用表 PC机三、实验原理译码器是一个多输入、多输出的组合逻辑电路它的作用是把给定的代码进行“翻译”，变成相应的状态译码器在数字系统中有广泛的用途，如代码变换、数据分配、存储器寻址、组合控制信号等本实验以74138为主要实验对象，图2－1为74138的逻辑图和管脚排列图其中A2,A1,A0为地址输入端，Y0~Y7为译码输出端，E1,E2,E3为使能端表2－1为74138的功能表，当E1＝1，E2＋E3＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其余输出端均为无信号（全为1）输出当E1＝0和E2＋E3＝0两个条件不能同时满足时，译码器被禁止所用的输出同时为1图2－1 74138的逻辑图和管脚排列图表2－1输入输出E1E2+E3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100XXXX11111111X1XXX11111111四、实验内容1:根据功能表，用verilog语言设计74138，具体步骤如下(可参考实验视频“38译码器实验流程.mp4”)：1) 建立一个工作目录，用quartusII- project wizard方式以新建目录为工作目录建立一个采用verilog file作为输入的工程，在完成基于verilog语言实现138设计和仿真验证之后，打开 Update—Creat Symbol Files for Current File,从而创建一个自己设计的138 。

参考verilog代码如下：module decoder38(A2,A1,A0,E1,E2N,E3N,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0); input A2,A1,A0,E1,E2N,E3N; output Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0; reg Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 ; wire E = E1 & (!E2N) & (!E3N); wire [2:0] A ={A2,A1,A0}; always @(E,A) begin if(E) case(A) 3'b000: begin Y7=1'b1; 。