时序管理规划约束.pptx

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,时序约束与时序分析,约束的分类,时序约束与时序分析基础,Quartus 工具运行时序分析,设置时序约束的常用方法,约束的,分,分类,时序约,束,束：规,范,范设计,的,的时序,行,行为，,表,表达设,计,计者期,望,望满足,的,的时序,要,要求，,指,指导综,合,合和布,局,局布线,阶,阶段的,优,优化算,法,法等区域与,位,位置约,束,束：用,于,于指定,芯,芯片I/O管,脚,脚位置,以,以及指,导,导实现,工,工具在,芯,芯片指,定,定的物,理,理区域,进,进行布,局,局布线,其它约,束,束：泛,指,指目标,芯,芯片型,号,号、电,气,气特性,等,等约束,属,属性时序约,束,束与时,序,序分析,基,基础,时序约,束,束的概,念,念：时,序,序约束,主,主要包,括,括周期,约,约束（FFS,到,到FFS，即,触,触发器,到,到触发,器,器）和,偏,偏移约,束,束（IPAD,到,到FFS、FFS到OPAD）以,及,及静态,路,路径约,束,束（IPAD,到,到OPAD）,等,等3种,附加时,序,序约束,的,的一般,策,策略是,先,先附加,全,全局约,束,束，然,后,后对,快,快速,和,和慢速,例,例外路,径,径附加,专,专门约,束,束。

附加全,局,局约束,时,时，首,先,先定义,设,设计的,所,所有时,钟,钟，对,各,各,时钟域,内,内的同,步,步元件,进,进行分,组,组，对,分,分组附,加,加周期,约,约,束，然,后,后对FPGA/CPLD输,入,入输出PAD,附,附加偏,移,移约束,、,、对,全组合,逻,逻辑的PADTOPAD路径,附,附加约,束,束附加专,门,门约束,时,时，首,先,先约束,分,分组之,间,间的路,径,径，然,后,后,约束快,、,、慢速,例,例外路,径,径和多,周,周期路,径,径，以,及,及其他,特,特殊路,径,径时序约,束,束的基,本,本作用,提高设,计,计的工,作,作频率,：,：,通过附,加,加约束,可,可以控,制,制逻辑,的,的综合,、,、映射,、,、布局,和,和布线,，,，以减,小,小逻辑,和,和布线,延,延时，,从,从而提,高,高工作,频,频率获得正,确,确的时,序,序分析,报,报告：,FPGA设计,平,平台都,包,包含静,态,态时序,分,分析工,具,具，利,用,用这类,工,工具可,以,以获得,映,映射或,布,布局布,线,线后的,时,时序分,析,析报告,，,，从而,对,对设计,的,的性能,做,做出评,估,估。

指定FPGA/CPLD引,脚,脚位置,与,与电气,标,标准1,可,可编程,特,特性使,电,电路板,设,设计加,工,工和FPGA,设,设计可,以,以同时,进,进行，,而,而不必,等,等FPGA引,脚,脚位置,完,完全确,定,定，从,而,而节省,了,了系统,开,开发时,间,间,2 通,过,过约束,还,还可以,指,指定IO引脚,所,所支持,的,的接口,标,标准和,其,其他电,气,气特性,设计中,常,常用的,时,时序概,念,念,周期,最大时,钟,钟频率,时钟建,立,立时间,时钟保,持,持时间,时钟到,输,输出延,时,时,管脚到,管,管脚延,时,时,Slach,时钟偏,斜,斜,周期与,最,最大时,钟,钟频率,TCLK=TCKO+TLOGIC+TNET+TSETUP,TCLK_SKEW,TCLK_SKEW=TCD2 TCD1,其中TCKO,为,为寄存,器,器固有,的,的时钟,输,输出延,迟,迟，TLOGIC为,同,同步元,件之间,的,的组合,逻,逻辑延,迟,迟，TNET,为,为网线,延,延迟，TSETUP,寄,寄存器,固,固,有的建,立,立时间,，,，TCLK_SKEW为时,钟,钟偏斜,Fmax=1/,TCLK,建立时,间,间（Tsu）,时钟建,立,立时间,就,就是指,时,时钟到,达,达前，,数,数据和,使,使能已,经,经准备,好,好的最,小,小时间,间,间隔,tsu=Data Delay ClockDelay+Microtsu,Microtsu,指,指的是,一,一个触,发,发器内,部,部的建,立,立时间,，,，它是,触,触发器,的,的固有,属,属性，,一,一般典,型,型值小,于,于1ns,时钟保,持,持时间,时钟保,持,持时间,是,是只能,保,保证有,效,效时钟,沿,沿正确,采,采用的,数,数据和,使,使能信,号,号的最,小,小稳定,时,时间,Th,=Clock Delay DataDelay+Micro Th,其中Micro Th是指,寄,寄存器,内,内部的,固,固有保,持,持时间,，,，同样,是寄存,器,器的一,个,个固有,参,参数，,典,典型值,小,小于1,2ns,时钟到,输,输出延,时,时,从时钟,信,信号有,效,效沿到,数,数据有,效,效的时,间,间间隔,。

tco,ClockDelay+Micro tco+DataDelayMicortco也是,一,一个寄,存,存器的,固,固有属,性,性，指,的,的是寄,存,存器相,应,应时钟,有,有效沿,，,，将数,据,据送到,输,输出端,口,口的内,部,部时间,参,参数,管脚到,管,管脚延,时,时,tpd,指,指输入,管,管脚通,过,过纯组,合,合逻辑,到,到达输,出,出管脚,这,这段路,径,径的延,时,时.,特,特别需,要,要说明,的,的是，,要,要求输,入,入到输,出,出之间,只,只有组,合,合逻辑,，,，才是tpd,延,延时,由于CPLD,的,的布线,矩,矩阵长,度,度固定,，,，所以,常,常用最,大,大管脚,到,到管脚,延,延时标,准,准CPLD的,速,速度等,级,级Slack,表示设计是,否,否满足时序,的,的一个称谓,，,，正的slack表示,满,满足时序（,时,时序的余量,）,），负的slack表,示,示不满足时,序,序（时序的,欠,欠缺量）Slack=Required clock period,Actual clockperiod,Slack=Slack clockperiod (MicrotCO+DataDelay+MicrotSU),ClockSkew,指一个同源,时,时钟到达两,个,个不同的寄,存,存器时钟端,的时间偏移,Quartus 工具,运,运行时序分,析,析,全编译,Processing/start/start timinganalysis,使用Tcl,脚,脚本运行时,序,序分析工具,时序分析报,告,告内容,Timing analyzersettings：,时,时序分析设,置,置,Timing analyzersummery：,时,时序分析概,要,要,Clocksetup：时钟建,立,立关系,Clockhold,：,：时钟保持,关,关系,Tsu：输,入,入建立时间,Th:输入,保,保持时间,Tco：时,钟,钟到输出延,时,时,Tpd：管,脚,脚到管脚延,时,时,Minimum tpd&tco,：,：最小tpd和tco,时序分析内,容,容窗口,分析设计,在分析报告,中,中，会以升,序,序方式排列,出,出路径的fmax，利,用,用quaruts一些,功,功能分析到,更,更多的信息,。

在所选的,时,时序路径上,，,，单击鼠标,右,右键，弹出,一,一些查看路,径,径细节的选,项,项分别是,全局时序约,束,束与个别时,序,序约束,全局时序约,束,束即指定工,程,程范围内通,用,用的全局性,时,时序约束个别时序约,束,束即对特殊,的,的结点、路,径,径、分组、,模,模块指定个,别,别性的时序,约,约束个别时序约,束,束的优先级,高,高于全局时,序,序约束QuartusII中,常,常用的设置,时,时序约束的,途,途径：,assignment/timing settings菜单命令,assginment/wizard/timingwizard菜单命令,assignmnt/assignmenteditor选项在,图,图形界面下,完,完成前2种方法,是,是全局约束,，,，后1中做,个,个别约束，,另,另外还可以,通,通过修改.qsf文件,来,来实现,指定全局时,序,序约束,时序驱动的,编,编译,全局时钟设,置,置,全局的I/O时序设置,时序分析和,报,报告选项,时序向导,时序驱动的,编,编译,将编绎器设,置,置为时,序驱动编绎,，,，即是,指让编绎过,程,程尽量,向着满足时,序,序约束,方向努力！,assignment/settings,/fitter setting,全局时钟设,置,置,全局时钟设,置,置如果,在设计中只,有,有一个,全局时钟，,或,或者所,有的时钟同,频,频，可,以在Quartus2,中,中,只设置一个,全,全局时,钟约束。

Assignment/timin,g settings,全局的I/O时序设置,时序分析和,报,报告选项,时序分析和,报,报告选项,时序向导,在对时序约,束,束设置不熟,悉,悉的情况下,，,，可以选择,使用向导Assignment/classictiming,analyser wizards,指定个别时,序,序约束,指定个别时,钟,钟要求,个别时序约,束,束,输入最大最,小,小延时,输出最大最,小,小延时,反相时钟,非时钟,t,CO,要求（最大,、,、最小）、t,SU,要求、t,H,要求、t,PD,要求,剪除时序路,径,径,时序约束的,种,种类,单点,点到点,通配符,时序组,指定个别时,钟,钟要求,时钟分类：,独立时钟,衍生时钟,指定个别时,钟,钟要求,独立时钟之,间,间是非相关,时,时钟，而独,立,立时钟和其,衍,衍生时钟之,间,间是相关时,钟,钟，缺省情,况,况下，QuartusII不分析,非,非相关时钟,之,之间的路径,指定独立时,钟,钟要求时，,须,须显式指定,该,该时钟的Fmax和占,空,空比指定衍生时,钟,钟要求时，,只,只需指定衍,生,生时钟相对,于,于产生该衍,生,生时钟的独,立,立时钟的相,位,位差、分频,或,或倍频比等,参,参数。

个别时钟约,束,束一独立时,钟,钟设置,Assignment/timing settings，在弹,出,出的窗口中,点,点击individual clocks选,项,项,个别时钟约,束,束一衍生时,钟,钟设置,输入最大/,最,最小延时,“输入最大,延,延时”约束,指,指定了外部,输,输入路径延,时,时的最差情,况,况外部延,时,时包含了外,部,部上游器件,的,的tco，,加,加上PCB,走,走线的延时,外部芯片和fpga使,用,用同相位的,时,时钟信号，,因,因此fpga的输入数,据,据的建立时,间,间需要满足,：,：,tsu,A,tclk-input maximumdelay,“输入最小,延,延时”约束,指,指定了外部,输,输入路径延,时,时的最小情,况,况fpga的,输,输入数据的,建,建立时间需,要,要满足：,thA input minimumdelay,输入延时,输出最大/,最,最小延时,“输出最大,延,延时”约束,指,指定了外部,输,输出路径延,时,时的最差情,况,况外部延,时,时实际上包,含,含了外部下,游,游器件的tsu，加上pcb走线,的,的延时tco,B,tclk-output maximumdelay；,tco,B,output minimumdelay,输出延时,反相时钟,非时钟,其它要求,Tco，th，tpd,，,，tsu，,都,都可在assignment editor,中,中设置。

剪除时序路,径,径：可指定,专,专门的时序,路,路径，将其,剪,剪除，使其,不,不在时序报,告,告中出现时序约束的,种,种类,在约束设置,时,时，可以使,用,用,单点,点到点,通配符,时序分组单点,在一个”输,入,入最大/最,小,小延时“的,设,设置中，如,果,果对输入的,管,管脚进行单,点,点约束，那,么,么这个输入,管,管脚。