硬件电路设置死区的方法.doc

硬件设置死区的方法控制过程如下：因为 IPM 控制输入低电平有效平时 CPU 输出控制脚 1 处于高电平，逻辑或门输出高电平，IPM 输入锁定当 CPU 输出低电平有效时，高频瓷片电容通过电阻放电，逻辑或门输入脚 2 仍然维持高电平，逻辑或门输出高电平，IPM 输入仍然锁定当电容放电完毕，或门输入脚 2 变为低电平时逻辑输出才为低电平，IPM 控制输入有效，因此，电容放电时间就是 CPU 控制输出到 IPM 控制输入有效的延时时间当 CPU 控制输出关断即输出重新变为高电平时，尽管电容处于充电状态而使或门输入脚 2 处于低电平，逻辑或门输出仍然立即变为高电平，锁定 IPM 输入上述电路只是六路 IPM 控制输入的其中一路，其他五路做同样处理，通过调整 R、C 的参数，就可以实现所需要的延时时间下面是一相电路控制时序图：下面我们推导图 3 所示电路中电阻和电容的选择：根据电工学公式，由电阻、电容组成的一阶线性串联电路，电容电压 Uc 可以用下式表示：Uc=Uoexp（-t/τ） （1） τ 为时间常数 τ=RC 在图 3 所示电路中，我们选择 ST 公司生产的高速 CMOS 或门电路，它的关门电平为 1.35V（电源电压为 4.5V） ，即当输入电压降至 1.35/4.5U0=0.3 U0 时，输出电平转换有效， 因此由式（1）可以推导出： td =-τln0.3=1.2RC （2） 上式就是我们选择 R、C 值的指导公式。

例如：需要延时时间为 10us，选择精度为 5%高频瓷片电容，容量为 103P，则R= 10 *10e-6/1.2C=833Ω，这样 R 就可选择精度为 1%、阻值为 820Ω 的金属膜电阻死区时间大，模块工作更加可靠，但会带来输出波形的失真及降低输出效率死区时间小，输出波形要好一些，只是会降低可靠性，一般为 us 级一般来说死区时间是不可以改变的，只取决于功率元件制作工艺！小结：按照上述方案设计的硬件延时电路，结构简单，成本低廉，可靠性极高，在实际使用时只需简单调换一下电阻的阻值就可实现对死区时间要求不同的 IPM 的控制死区时间的设置图该电路的 实验的不好，大头进的低电平高点，以致 7414 不能反向上面的一段时上升沿延时下面的一段时下降沿延时 。