计算机组成原理第4章主存储器.ppt

1第四章 主存储器2 4.1主存储器处于全机中心地位 n在现代计算机中，主存储器处于全机中心地位原因：n当前计算机正在执行的程序和数据（除了暂存于CPU寄存器以外的所有原始数，中间结果和最后结果）均存放在存储器中CPU直接从存储器取指令或存取数据n计算机系统中输入输出设备数量增多，数据传送速度加快，因此采用了直接存储器访问（DMA）技术和输入输出通道技术，在存储器与输入输出系统之间直接传送数据n共享存储器的多处理机的出现，利用存储器存放共享数据，并实现处理机之间的通信，加强了存储器作为全机中心的作用n现代计算机中还设置了：n辅助存储器（外存储器）：存放当前不运行的程序和数据n高速缓冲存储器Cache：解决CPU的主存储器速度的不匹配3 4.2 主存储器分类 n能用来作为存储器的器件和介质，除了其基本存储单元有两个稳定的物理状态来存储二进制的信息外，还必须满足一些技术上的要求例如：n便于与电信号转换、便于读写、速度高、容量大和可靠性高等还有价格因素n20世纪50 年代至70年代：磁芯存储器n20世纪70 年代至今：半导体存储器4 4.2 主存储器分类 n主存储器的类型主存储器的类型：n随机（读写）存储器（Random Access Memory，简称RAM）n在讨论计算机主存时，没有特别说明，就是指随机存储器。

n只读存储器（Read Only Memory，简称ROM）n可编程序的只读存储器（Programmable ROM，简称PROM）n可擦除可编程序只读存储器（Erasable PROM，简称EPROM）n可用电擦除的可编程只读存储器（Electrically EPROM，称E2PROM）n上述各种存储器，除了RAM以外，即使停电，仍能保持其内容，称之为“非易失性存器非易失性存器”，而RAM为“易失性存储器易失性存储器” 5 4.3 主存储器的主要技术指标n主存储器的主要性能指标包括：n主存容量、存储器存取时间和存储周期时间 n计算机可寻址的最小信息单位是一个存储字，相邻存储地址表示相邻存储字，这种机器称为“字可寻址字可寻址”机器机器一个存储字包含的二进制位数成为字长字长n有些计算机按照字节寻址，这种机器称为“字节可寻址字节可寻址”计算机计算机n指令中地址码的位数决定了主存储器的可寻址的最大空间例如，32位微型机提供32位物理地址，只能支持对4G字节的物理主存空间的访问n存储器的容量：以字或字节为单位来表示主存储器存储单元的总数一般以字节计算，有K（1024字节）/M（1024K字节）/ G （1024M字节）。

n存储器存取时间：也称访问时间，指启动一次存储器操作到操作完成的时间n存储周期：指连续启动两次独立的存储器操作所需的的最小间隔时间n主存储器的速度和容量得到极大提高，但具有合适价格的主存储器能提供信息的速度总是跟不上CPU的处理指令和数据的速度64.4 主存储器的基本操作 n主存储器用来暂存CPU正在使用的指令和数据，它和CPU的关系最为密切主存储器和CPU的连接是由总线支持的n总线包括：n数据总线DB、地址总线AB和控制总线CBnCPU通过使用地址寄存器（地址寄存器（AR））和数据寄存器（数据寄存器（DR））和主存进行数据传送若AR为K位字长，DR为n为字长，则允许主存包含2k个可寻址单位（字节或字）在一个存储周期内，CPU和主存之间通过总线进行n为数据传送n主存储器的两个基本操作：“读”和“写”读是从存储器中取出数据，写是将数据放入存储器n控制总线包括控制数据传送的读（read）、写（write）和表示存储器功能完成的（ready）控制线74.4 主存储器的基本操作 n当CPU需要从主存“取取”出一个信息字时，CPU必须指定存储器字地址，并令存储器进行“读”操作CPU需要把信息字的地址送到AR，经地址总线送往主存。

同时，CPU应用控制线（读写）发一个“读”请求此后，CPU等待从主存发来的回答信号，通知CPU “读”操作完成主存通过ready线做出回答，若ready信号为1，说明存储器的内容已经读出，并放在数据总线上，送入DR这时，取数操作完成n为了“存存”一个字到主存，……nCPU与主存之间采取异步工作方式，以Ready信号表示一次访问存储器操作的结束CPUARDR读/写 ready 地址 数据 主存储器主存储器地址总线数据总线控制总线读/写8 4.5 读／写存储器n半导体读/写存储器（即随机存储器（RAM））按存储元件在运行中能否长时间保存信息，分为：n静态存储器静态存储器n动态存储器动态存储器n静静态态存存储储器器利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的；n动动态态存存储储器器利用MOS电容存储电荷来保存信息，使用时需不断给电容充电才能使信息保持n静态存储器集成度低，但功耗较大；动态存储器的集成度高，功耗小，它主要用于大容量存储器9主存储器的逻辑组成0 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 0保持保持1，，0的双稳态的双稳态电路电路1000H1001H1002H1003H1004H1005H地址地址 内容内容存储单元存储单元10 1. 静态存储器（SRAM）nMOSMOS管管是是金金属属(Metal)—氧氧化化物物(Oxid)—半半导导体体(Semiconductor)场场效应晶体管，或者称是金属效应晶体管，或者称是金属—绝缘体绝缘体—半导体。

半导体 nMOSMOS管的开关特性管的开关特性: :nMOSMOS管有三个极：源极管有三个极：源极S S（（SourceSource）、漏极）、漏极D D（（DrianDrian）和栅极）和栅极G G（（GateGate））. .UGGKSD1.当当UGG>UT 时，MOS管导通，管导通，忽略导通电阻，漏忽略导通电阻，漏--源极相当短路，源极相当短路，相当于开关相当于开关“闭合闭合”2.当当UGG

个双稳态存储单元，用矩阵译码，每个交叉点选择一个存储单元32根列选择线根列选择线32根根行行选选择择线线共有共有32 X 32=1024个交叉点个交叉点5-32 译码器译码器532译译码码器器存存储储器器地地址址A4～～A0A9～～A50 1 2 … 31 012﹕﹕311位位存储单元存储单元14 1. 静态存储器（SRAM）（4） 1K×1 静态存储器框图静态存储器框图X地地址址译译码码器器字字驱驱动动器器32×32存储矩阵存储矩阵控制电路控制电路读读/写电路写电路Y地址译码地址译码0﹕﹕310 … 31A0﹕﹕A4A5 … A9WE CSDINDOUT CS WE DINDOUT操作方式操作方式 H × × L L L L L H L H × H H H DOUT 未选未选 写写“0” 写写“1” 读读15 1. 静态存储器（SRAM）（5）(2) 开关特性开关特性 读周期时序读周期时序AdrCSWEDOUT地址对片选的建立时间地址对片选的建立时间 tsu Adr→CS片选读时间片选读时间 taCS片禁止到输出的传片禁止到输出的传输延迟输延迟tPLH CS→DOUTCPU必须在这段时必须在这段时间内取走数据间内取走数据16 1. 静态存储器（SRAM）（6） (2) 开关特性开关特性 写周期时序写周期时序AdrCSWEDIN最小写允许宽度最小写允许宽度tWWE数据对写允许的建立数据对写允许的建立时间时间tsuDINCPU必须在这段时必须在这段时间内输出数据间内输出数据地址对写允许地址对写允许WE的建立时间的建立时间 tsu Adr地址对写允许地址对写允许WE的保持时间的保持时间 th Adr17 2. 动态存储器（DRAM）（1） (1) 存储单元和存储器原理存储单元和存储器原理T2读出选择线读出选择线3管存储单元管存储单元 单管存储单元单管存储单元(读出和写入部分分开读出和写入部分分开)T1T3C写入选择线写入选择线读出数据线读出数据线写入数据线写入数据线位线位线 字线字线数据线数据线TCDVdd高电平写高电平写0 0，低电平写，低电平写1 1有存储电荷：1无存储电荷：0Cs有存储电荷：1无存储电荷：018 2. 动态存储器（DRAM）（2）(1) 存储单元和存储器原理存储单元和存储器原理 单管单元的单管单元的优点优点：线路简单，单元占用面积小，速度快。

线路简单，单元占用面积小，速度快 缺缺点点：：读读出出是是破破坏坏性性的的，，需需要要“重重写写”；；读读出出信信号号很很小小，，要要求求有有高高灵灵敏度的读出放大器敏度的读出放大器 图图4·9是是16K×1位动态存储器的框图，存储单元采用单管单元位动态存储器的框图，存储单元采用单管单元 地址码是地址码是14位；位； 为了减少封装引脚数，地址码分两批（每批为了减少封装引脚数，地址码分两批（每批7位）送至存储器；位）送至存储器； 行行地地址址由由行行地地址址选选通通信信号号RAS送送入入，，列列地地址址由由列列地地址址选选通通信信号号CAS送送入；入；16K位位存储单元矩阵由两个存储单元矩阵由两个64×128阵列组成阵列组成 读读出出放放大大器器又又使使相相应应的的存存储储单单元元的的存存储储信信息息自自动动恢恢复复（（重重写写））））所所以以读出放大器还用作再生放大器读出放大器还用作再生放大器19 2. 动态存储器（DRAM）（4）（（2）再生）再生nDRAM是是通通过过把把电电荷荷充充积积到到MOS管管的的栅栅极极电电容容或或专专门门的的MOS电电容容中中去来实现信息存储的。

去来实现信息存储的n为为了了保保证证存存储储信信息息不不遭遭破破坏坏，，必必须须在在电电荷荷漏漏掉掉以以前前就就进进行行充充电电，，以以恢恢复复原原来来的的电电荷荷，，把把这这一一充充电电过过程程称称为为再再再再生生生生，，或或称称为为刷刷刷刷新新新新对对于于DRAM，再生一般应在小于或等于，再生一般应在小于或等于2ms的时间内进行一次的时间内进行一次nDRAM采采用用“读读出出”方方式式进进行行再再生生而而接接在在单单元元数数据据线线上上的的读读放放是是一个再生放大器一个再生放大器n由由于于DRAM每每列列都都有有自自己己的的读读放放，，因因此此，，只只要要依依次次改改变变行行地地址址，，轮轮流流对对存存储储矩矩阵阵的的每每一一行行所所有有单单元元同同时时进进行行读读出出，，直直到到把把所所有有行行全全部部读出一遍，就完成了对存储器的再生读出一遍，就完成了对存储器的再生20 2. 动态存储器（DRAM）（5）（3）时序图DRAM有以下几种工作方式：n读工作方式n写工作方式n读-改写工作方式n页面工作方式n再生工作方式RAS、CAS与地址Adr的相互关系（P122）21 2. 动态存储器（DRAM）（5）①读工作方式（ WE=1） 高阻态高阻态 输出输出 高阻态高阻态RASCASWEDOUT读工作周期读工作周期 tCRD是DRAM完成一次“读”所需要的最短时间，tCRD是RAS的一个周期时间。

22 2. 动态存储器（DRAM）（6）②写工作方式（ WE=0） RASCASWEDINDOUT写工作周期写工作周期 tCWR高阻态高阻态高阻态高阻态是DRAM完成一次“写”所需要的最短时间，tCWD是RAS的一个周期时间23 2. 动态存储器（DRAM）（7）③读一改写工作方式 RASCASWEDINDOUT读-改写周期 tCRMWtd24 2. 动态存储器（DRAM）（8）④页面工作方式 RASCASAdrWEDOUT25DRAM与SRAM的比较nDRAMRAM的优点：的优点：n每片DRAM存储容量大，约是SRAM的4倍引脚数少，封装尺寸小nDRAM的价格比较便宜，大约只有SRAM的1/4nDRAM所需功率大约只有SRAM的1/6n由于以上优点， DRAM作为计算机主存储器的主要元件得到了广泛的应用， DRAM得存取速度和存储容量在不断改进和提高DRAMRAM的缺点：的缺点：n由于DRAM使用动态元件，速度比SRAM要低nDRAM需要再生，浪费时间，还需要再生电路，也要用去一部分功率nSRAM一般用作容量不大的高速存储器26 4.6 非易失性半导体存储器（1） n前面介绍的DRAM和SRAM均为可任意读／写的随机存储器，当掉电时，所存储的内容消失，所以是易失性存储器。

n下面介绍的半导体存储器，即使停电，所存储的内容也不丢失根据半导体制造工艺的不同，可分为：nROM，PROM，EPROM，E2ROM和Flash Memory27 4.6 非易失性半导体存储器（3） 1. 1. 只读存储器（只读存储器（只读存储器（只读存储器（ROMROM））））n掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入其基本存储原理是以元件的“有／无”来表示该存储单元的信息（“1”或“0”），可以用二极管或晶体管作为元件，显而易见，其存储内容是不会改变的2. 2. 可编程序的只读存储器（可编程序的只读存储器（可编程序的只读存储器（可编程序的只读存储器（PROMPROM））））nPROM可由用户根据自己的需要来确定ROM中的内容，常见的熔熔丝丝式式PROM是以熔丝的通和断开来表示所存的信息为“1”或“0”n刚出厂的产品，其熔丝是全部接通的根据需要断开某些单元的熔丝（写入）显而易见，断开后的熔丝是不能再接通了，因而一次性写入的存储器掉电后不会影响其所存储的内容28 4.6 非易失性半导体存储器（4） 3 3．可擦可编程序的只读存储器（．可擦可编程序的只读存储器（．可擦可编程序的只读存储器（．可擦可编程序的只读存储器（EPROMEPROM）））） 为了能修改ROM中的内容，出现了EPROM。

其原理：控制栅控制栅浮置栅浮置栅P型基片型基片源源n+漏漏n+VPP(+12V)5～～7V29 4.6 非易失性半导体存储器（5） 3 3．可擦可编程序的只读存储器（．可擦可编程序的只读存储器（．可擦可编程序的只读存储器（．可擦可编程序的只读存储器（EPROMEPROM）））） 存储存储1，，0的原理：的原理：源漏5V源漏5V 晶体管导通 浮栅电子阻止晶体管导通保存1保存030 4.6 非易失性半导体存储器（6） 4. 4.可电擦可编程序只读存储器（可电擦可编程序只读存储器（可电擦可编程序只读存储器（可电擦可编程序只读存储器（E E2 2PROMPROM）））） E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制（因氧化层被磨损），一般为10万次 其读写操作可按每个位或每个字节进行，类似SRAM，但每字节的写入周期要几毫秒，比SRAM长得多E2PROM每个存储单元采则2个晶体管其栅极氧化层比EPROM薄，因此具有电擦除功能 31 4.6 非易失性半导体存储器（7） 5. 5. 快擦除读写存储器（快擦除读写存储器（快擦除读写存储器（快擦除读写存储器（Flash MemoryFlash Memory）））） F1ash Memory是在EPROM与E2PROM基础上发展起来的，其原理：控制栅控制栅浮置栅浮置栅P型基片型基片源源n+漏漏n+＋＋VPP32 4.6 非易失性半导体存储器（8） F1ash Memory的读写原理：……Vd=6VVg=12V 写入写入……OpenVs=12V 擦除擦除……Vd=1VVg=1V 读出读出33 4.6 非易失性半导体存储器（9） 各存储器的用途各存储器的用途各存储器的用途各存储器的用途存储器存储器应用应用SRAMDRAMROMPROMEPROME2PROMFlash MemoryCache计算机主存计算机主存固定程序，微程序控制器固定程序，微程序控制器用户自编程序，工业控制机或电器用户自编程序，工业控制机或电器用户编写并可修改程序，产品试制阶段程序用户编写并可修改程序，产品试制阶段程序IC卡上存储器卡上存储器固态盘、固态盘、IC卡卡34 4.7 DRAM的研制与发展（1） 1. 1. 增强型增强型增强型增强型DRAMDRAM（（（（EDRAMEDRAM）））） 增强型DRAM（EDRAM）改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比普通DRAM减少一半，而且在EDRAM芯片中还集成了小容量SRAM cache。

2. Cache DRAM2. Cache DRAM（（（（CDRAMCDRAM）））） 其原理与EDRAM相似，其主要差别是SRAM cache的容量较大，且与真正的cache原理相同在存储器直接连接处理器的系统中，cache DRAM可取代第二级cache和主存储器（第一级cache在处理器芯片中）CDRAM还可用作缓冲器支持数据块的串行传送 35 4.7 DRAM的研制与发展（2） 3. EDO DRAM3. EDO DRAM（（（（EDRAMEDRAM）））） 扩充数据输出（extended data out，简称EDO），它在完成当前内存周期前即可开始下一周期的操作，因此能提高数据带宽或传输率4. 4. 同步同步同步同步 DRAMDRAM（（（（SDRAMSDRAM）））） 典型的DRAM是异步工作的，CPU送地址和控制信号之后，等待存储器的内部操作完成，此时CPU不能做别的 SDRAM与CPU之间的数据传输是同步的，CPU送出地址和控制信号后，经过已知数量的时钟后，SDRAM完成内部操作，此期间，CPU可以做其他的工作，而不必等待。

36 4.7 DRAM的研制与发展（3） 5. 5. RambusRambus DRAM DRAM（（（（RDRAMRDRAM）））） Rambus公司研制，着重提高存储器频率带宽 RDRAM与CPU之间通过专用的RDRAM总线传送数据，而不是常用的RAS、CAS、WE、CE信号 采用异步成组数据传输协议，开始时需要较大的存取时间（例如48ns），以后可达500MB/s的传输速率 Rambus得到Intel公司的支持，其高档的Pentium III 处理器将采用Rambus DRAM结构37 4.7 DRAM的研制与发展（5） 6. 6. 集成随机存储器（集成随机存储器（集成随机存储器（集成随机存储器（IRAMIRAM）））） 将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等片内还附加有测试电路2. ASIC RAM 2. ASIC RAM 根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路 例如，视频存储器（video memory）是显示专用存储器，它接收外界送来的图像信息，然后向系统提供高速串行信息。

38 4.8 半导体存储器的组成与控制 n半导体存储器的读写时间已小于10毫微秒，其芯片集成度高，体积小，片内还包含有译码器和寄存器等电路n常用的半导体存储器芯片有多字一位片和多字多位（4位、8位）片，如16M位容量的芯片可以有16M×1位和4M×4位等种类 n为表达和图示，我们讨论的芯片容量远远小于实际容量391. 存储器容量扩展（1） n1个存储器芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以需要在字向和位向进行扩充才能满足需要1）位扩展位扩展n位扩展指的是用多个存储器器件对字长字长进行扩充n位扩展的连连接接方方式式是将多片存储器的地址、片选、读写控制端R／W可相应并联，数据端分别引出40（1）位扩展（1） A0～～A13CS 16K×4R/W D0～～D3 A0～～A13CS 16K×4R/W D0～～D3D0～～D3D4～～D7D0～～D7R/WCSA0～～A1341（1）位扩展（2）n位扩展：位扩展： 1）地址的总位数不变，总存储器字容量不变 例如，芯片的地址线是A0～A13，存储器的地址总线还是A0～A13 。

2）数据线的位数增加，增加的数量等于各芯片位数之和 例如，共两个芯片，每个芯片4位，总存储器的数据总线是8位 ※※相相相相当当当当于于于于要要要要增增增增加加加加一一一一个个个个大大大大楼楼楼楼的的的的总总总总人人人人数数数数，，，，可可可可以以以以增增增增加加加加房房房房间间间间内内内内可可可可居住的人数，而没有增加房间的数量居住的人数，而没有增加房间的数量居住的人数，而没有增加房间的数量居住的人数，而没有增加房间的数量 421. 存储器容量扩展 （2）（2）字扩展）字扩展 字扩展指的是增加存储器中字的数量 静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围 43（2） 字扩展 （1） CSA13﹕﹕ 16K×8A0R/W D0～～D7译译码码器器0123 CSA13﹕﹕ 16K×8A0R/W D0～～D7 CSA13﹕﹕ 16K×8A0R/W D0～～D7 CSA13﹕﹕ 16K×8A0R/W D0～～D7A15A14A13﹕﹕A0R/WD0～～D744（2）字扩展（2）n字扩展：字扩展： 1）地址的总位数增加，总存储器字容量增加。

字容量增加等于各芯片字容量乘以芯片个数 例如，芯片的字容量是16K，4个芯片，总存储器的字容量为4×16K=64K 2）数据线的位数不变，总存储器的数据总线位数等于各芯片位数 例如，共4芯片，每个芯片8位，总存储器的数据总线是8位 ※※相相相相当当当当于于于于要要要要增增增增加加加加一一一一个个个个大大大大楼楼楼楼的的的的总总总总人人人人数数数数，，，，可可可可以以以以增增增增加加加加房房房房间间间间数数数数，，，，而没有增加房间内的人数而没有增加房间内的人数而没有增加房间内的人数而没有增加房间内的人数 451. 存储器容量扩展 （3）（（3）字位扩展）字位扩展 实际存储器往往需要字向和位向同时扩充 一个存储器的容量为M×N位，若使用L×K位存储器芯片，那么，这个存储器共需要M/L×N/K存储器芯片46（3） 字位扩展 （1）译译码码器器0123A15A14A13﹕﹕A0R/WD4～～D7D0～～D3 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7 CSA13﹕﹕ 2114A0R/W D0～～D7位位位位扩扩扩扩展展展展字扩展字扩展字扩展字扩展47（3）字位扩展（2）n 字位扩展：字位扩展： 1）地址的总位数增加，总存储器字容量增加。

字容量增加等于各芯片字容量乘以芯片组数（位扩展） 例如，芯片的字容量是16K，4组芯片，总存储器的字容量为4×16K=64K 2）数据线的位数增加，增加的数量等于用于位扩展的芯片位数之和 例如，每个芯片4位，2个芯片用于位扩展，总存储器的数据总线是2×4=8位 ※ ※ 相相相相当当当当于于于于要要要要增增增增加加加加一一一一个个个个大大大大楼楼楼楼的的的的总总总总人人人人数数数数，，，，可可可可以以以以同同同同时时时时增增增增加加加加房房房房间间间间数和增加房间内的人数数和增加房间内的人数数和增加房间内的人数数和增加房间内的人数 48 2．存储控制 （1） n在存储器中，往往需要增设附加电路这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读／写控制逻辑等n在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器，因此芯片地址线引出端减少到地址码的一半n刷新逻辑是为动态MOS随机存储器的刷新准备的通过定时刷新、保证动态MOS存储器的信息不致丢失n动态MOS存储器采用“读出”方式进行刷新。

因为在读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以，读出过程就是再生过程49 2．存储控制 （2） 通常有两种刷新方式1）集中刷新）集中刷新 集中式刷新指在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写 例如，一个存储器有1024行，系统工作周期为200nsRAM刷新周期为2ms这样，每个刷新周期内共有10000个工作周期，其中用于再生的为1024个工作周期，用于读和的为8976个工作周期 集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作50 2．存储控制 （3） （（2）分布式刷新）分布式刷新n采取在2ms时间内分散地将1024行刷新一遍的方法，具体做法是将刷新周期除以行数，得到两次刷新操作之间的时间间隔t，利用逻辑电路每隔时间t产生一次刷新请求n动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决n新控制逻辑等这些线路可以集中在RAM存储控制器芯片中513．存储校验线路 （1） n计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。

由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置差错校验线路n实现差错检测和差错校正的代价是信息冗余信息代码在写人主存时，按一定规则附加若干位，称为校验位在读出时，可根据校验位与信息位的对应关系，对读出代码进行校验，以确定是否出现差错，或可纠正错误代码52第四章 主存储器作业4.5、4.6、4.7。