数码管显示控制器的设计与实现.doc

数码管显示控制器的设计与实现数码管显示控制器的设计与实现 初始条件：初始条件：555 定时器、74LS160 计数器、74LS161 计数器、74LS153 数据选择器、 74LS48 译码器、74LS04 非门与数码管、电阻、电容等相关元件要求完成的主要任务要求完成的主要任务: : 1 1、设计任务、设计任务根据已知条件，完成对数码管显示控制器的设计、装配与调试2 2、设计要求、设计要求（1） 、能自动一次显示出数字 0、1、2、3、4、5、6、7、8、9（自然数 列） ，1、3、5、7、9(奇数列)， 0、2、4、6、8（偶数列） ， 0、1、0、1、2、3、4、5、6、7(音乐符号序列)；然后再从头循 环； （2） 、打开电源自动复位，从自然数列开始显示该设计的关键是对 74LS153 的输入端的强制置数的处理，设计要求产生奇数，实际上就是将第一个 74LS153 的 1C1 强制置 1；要求产生偶数，实际上就是把第一个 74LS153 的 1C2 强制置 0；要求产生 0-7 的音乐符号，实际就是把第二个 74LS153 的 2C3 强制置 0；也就是说产生十进制的的计数一直是不变的，它内部的技术依然是 0-9 的计数，我们只是在外部改变了它的输出而已，因此我们这个方案采用一个最简易的方案：一个 74LS160 一个 74LS161 和两个 74LS153，一个 555 作脉冲产生之用，一片 74LS48 译码，一个七段数码管作显示。

2.22.2 方案原理方案原理首先，用一个 555 构成多谐振荡器产生大约 1HZ 的脉冲，脉冲可以使74LS160 正常工作循环产生 0—9 的十进制数作为 74LS153 的输入，用 74LS161的低两位输出作为两个 74LS153 的地址输入控制其输出74LS160 每循环 0—9一次就会产生进位输出为 74LS161 提供一个脉冲，使其计数一次，74LS161 在此处做为一个四进制的计数器在脉冲作用下，74LS161 的低两位循环产生00、01、10、11 从而使 74LS153 输出相应的十进制数再经 74LS48 译码最终使数码管按要求依次显示出数字 0、1、2、3、4、5、6、7、8、9（自然数列） ，1、3、5、7、9（奇数列） ，0、2、4、6、8（偶数列）和0、1、0、1、2、3、4、5、6、7、0、1（音乐符号数列） ，然后又依次显示出自然数列、奇数列、偶数列和音乐符号数列……如此周而复始，不断循环经以上的论证我们可知，这个方案在理论上分析是完全可行的，经我们仿真之后验证，此方案是完全可行的3.3.电路的设计与分析电路的设计与分析3.13.1 电路的总体设计电路的总体设计由设计要求依次显示自然数列 1、2、3、4、5、6、7、8、9，奇数列1、3、5、7、9，偶数列 0、2、4、6、8，音乐数列0、1、0、1、2、3、4、5、6、7，列出下列关系：自然数列 奇数列 偶数列 音乐数列00000001 0000 00000001 0011 001000010010 0101 0100 0000 0011 0111 0110 00010100 1001 1000 00100101 00110110 01000111 01011000 01101001 0111通过上面的数列可发现如下规律：奇数列最末位都为 1；偶数列最末位都为 0,音乐数列的最高位都为 0.因此该设计的关键是对 74LS153 的输入端的强制置数的处理，设计要求产生奇数，实际上就是将第一个 74LS153 的 1C1 强制置1；要求产生偶数，实际上就是把第一个 74LS153 的 1C2 强制置 0；要求产生 0-7 的音乐符号，实际就是把第二个 74LS153 的 2C3 强制置 0；也就是说产生十进制的的计数一直是不变的，它内部的技术依然是 0-9 的计数，我们只是在外部改变了它的输出而已。

用一个 555 构成多谐振荡器产生大约 1HZ 的脉冲，脉冲可以使 74LS160 正常工作循环产生 0—9 的十进制数作为 74LS153 的输入，用 74LS161 的低两位输出作为两个 74LS153 的地址输入控制其输出74LS160 每循环 0—9 一次就会产生进位输出为 74LS161 提供一个脉冲，使其计数一次，74LS161 在此处做为一个四进制的计数器在脉冲作用下，74LS161 的低两位循环产生00、01、10、11 从而使 74LS153 输出相应的十进制数再经 74LS48 译码最终使数码管按要求依次显示出数字 0、1、2、3、4、5、6、7、8、9（自然数列） ，1、3、5、7、9（奇数列） ，0、2、4、6、8（偶数列）和0、1、2、3、4、5、6、7、0、1（音乐符号数列） ，然后又依次显示出自然数列、奇数列、偶数列和音乐符号数列……如此周而复始，不断循环3.23.2 电路的原理框图电路的原理框图555脉冲 电路计数 器计数 器数据选 择器数据选 择器译码 电路数 码 管3.3.23.3.2 计数电路的设计与分析计数电路的设计与分析该设计用到了 74LS160 和 74LS161 两个计数器，其中 74LS160 用来产生0～9 的十进制数作为数据选择器的输入，74LS161 的输出低两位作为数据选择器的地址选择其实是将其作为了一个四进制的计数器，循环产生00、01、10、11 进而控制了数据选择器的输出，终使数码管按要求产生循环数列。

下面是最 74LS160 的介绍：异步清零端/MR1 为低电平时，不管时钟端 CP 信号状态如何，都可以完成清零功能 160 的预置是同步的当置入控制器/PE 为低电平时，在 CP 上升沿作用下，输出端 Q0-Q3 与数据输入端 P0-P3 一致对于 54/74160，当 CP 由低至高跳变或跳变前，如果计数器控制端 CEP、CET 为高电平，则/PE 应避免由低至高电平的跳变，而 54/74LS160 无此种限制 160 的计数是同步的，靠 CP 同时加在四个触发器上而实现的 当 CEP、CET 均为高电平时，在 CP 上升沿作用下 Q0-Q3 同时变化，从而消除了异步计数器中出现的计数尖峰对于54/74LS160 的 CEP、CET 跳变与 CP 无关 当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为 Q0 的高电平部分对于 74LS160，在 CP 出现前，即使 CEP、CET、/MR 发生变化，电路的功能也不受影响 图 3-2 74LS160 外部引脚图图 3-3 74LS153 外部引脚图160 外部管脚 引出端符号： TC 进位输出端 CEP 计数控制端 Q0-Q3 输出端 CET 计数控制端 CP 时钟输入端（上升沿有效） /MR 异步清除输入端（低电平有效） /PE 同步并行输入置数端（低电平有效） 74LS153 逻辑功能表表 3-1 74LS153 逻辑功能表输 入输出 BAC0C1C2C3GY 10 0000 0 00101 01000 01101 10000 10101 11000 1110174LS160 逻辑功能表表 3-2 74LS160 逻辑功能表电路状态进位输出计数顺序Q3Q2Q1Q0等效十进 制C00000001000110200102030011304010040501015060110607011170810008091001913.3.33.3.3 译码显示电路的设计与分析译码显示电路的设计与分析数码管按段数分为七段数码管和八段数码管，八段数码管比七段数码管多一个发光二极管单元（多一个小数点显示）；按发光二极管单元连接方式分为共阳极数码管和共阴极数码管。

共阳数码管是指将所有发光二极管的阳极接到一起形成公共阳极(COM)的数码管共阳数码管在应用时应将公共极 COM 接到+5V，当某一字段发光二极管的阴极为低电平时，相应字段就点亮当某一字段的阴极为高电平时，相应字段就不亮共阴数码管是指将所有发光二极管的阴极接到一起形成公共阴极(COM)的数码管共阴数码管在应用时应将公共极 COM 接到地线 GND 上，当某一字段发光二极管的阳极为高电平时，相应字段就会被点亮计数器用来产生十进制计数，其输出端信号加到译码器输入端，经译码后可以在输出端产生所需的控制信号本电路计数器译码器采用 74LS48，译码驱动电路如图 3-4它们分别为可预置 4 位二进制同步可逆计数器和八选一数据选择器电路的工作原理是不规则时钟脉冲信号加到计数器 74LS160 的计数向上引脚，计数器控自然忘序递增计数，其输出端 Qd,Qc,Qa,Qb 按自然忘序递增到 1000 时，由于清除和 Qd 相连接当 Qd 为 1 时计数器清等然后又重复递增计数，不断循环进行而计数器的输出瑞 Qc,Qb,Qa 接到 74LS153 的输入端，在Qc，Qb，Qa 的作用下价它们的每一种组合方式对应于输出端的一个引脚状态.在任意时刻只有一个端口为高电平其余喘口全为低电平.而且这种变化同样是按照自然递增的顺序循环进行。

根据这种结果，可以把每一路输出用以控制半导体数码管从而可以达到循环显示数字的目的7448 七段显示译码器输出高电平有效，用以驱动共阴极显示器该集成显示译码器设有多个辅助控制端，以增强器件的功能 7448 的 LRBI、BI/RBO,简要说明如下： 灭灯输入 BI/RBO ： BI/RBO 是特殊控制端，有时作为输入，有时作为输出当 BI/RBO 作输入使用且 BI＝0 时，无论其它输入端是什么电平，所有各段输入 a～g 均为 0，所以字形熄灭 试灯输入 LT ： 当 LT＝0 时，BI/RBO 是输出端，且 RBO＝1，此时无论其它输入端是什么状态，所有各段输出 a～g 均为 1,显示字形 8该输入端常用于检查 74IS48 本身及显示器的好坏。

当 LT＝1，RBI＝0 且输入代码 DCBA＝0000 时，各段输出 a～g 均为低电平，与 BCD 码相应的字形 0 熄灭，故称“灭零”利用 LT=1 与 RBI=0 可以实现某一位的“消隐”此时 BI/RBO 是输出端，且 RBO=0 BI/RBO 作为输出使用时，受控于 LT 和 RBI当 LT＝1 且 RBI＝0，输入代码 DCBA=0000 时，RBO=0；若 LT=0 或者 LT＝1 且 RBI＝1，则 RBO=1该端主要用于显示多位数字时，多个译码器之间的连接 从功能表还可看出，对输入代码 0000，译码条件是：LT 和 RBI 同时等于 1，而对其它输入代码则。