电路设计规范(中兴—Cadence-Allegro).docx

CUSIIC内部公开▲CDMA 事业部设计开发部电路设计规范版本：2.0 修订日期：2005 年 11 月中兴通讯股份有限公司本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 1 / 74 页版本变更说明内部公开▲本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 2 / 74 页版本号变更日期变更内容简述备注1.02003.11《Schematic Checklist》初稿 2.02005.11重新整理编撰内部公开▲关 于本 文档中兴通讯股份有限公司 CDMA 事业部设计开发部 《电路设计规范 》 （以下简称 《规范 》 ）为原理图设计规范文档本文档规定和推荐了 CDMA 设计开发部在原理图设计中需要注意的一些事项，目的是 使设计规范化，并通过将经验固化为规范的方式，避免设计过程中错误的发生，最终提高产品质量使 用方 法《规范》制图部分以 Cadence 平台 Concept HDL 原理图工具为依据，但其大部分内容不局限于该工具的约束《规范》总体上由检查条目、详细说明、附录 3 部分构成检查条目 ”部分浓缩了各种规范条款 和经验，以简明扼要的形式加以描述。

对部分条目内容，在“详细说明 ”部分进行了解释和举例，通过Ctrl – 左键点击可以跟踪到相应位置建议在阅读条目的同时，对详细说明进行阅读，理解检查项的意 义，并主动避免异常出现 《规范》中检查项共有三种等级： “规定” ， “推荐”和“提示” 标记为 “规定”的条目在设计中必须遵守，如果因为设计实际需要不能遵守其中某些条款，则必须 进行说明并经过评审确认说明文档同原理图评审异常记录、原理图一同基线 标记为 “推荐”的条目为根据一般情况推荐遵守的内容建议开发工程师在设计时阅读推荐该部分 的内容和说明，根据实际设计情况选择恰当的设计实现 标记为 “提示”的条目，一般是难以从原理图角度检查的问题和很难有结论的问题，不做规范约束， 提醒开发工程师在设计中注意相关问题，避免出错《规范》只能涵盖硬件原理图设计中已知的常见问题，所以在开发过程和评审 /走查过程中不排除《规范》之外的设计异常，开发 /评审人员应该根据经验对这些问题进行处理在 开发 过程中 使用 硬件开发工程师必须了解 《规范》的内容并在开发中遵循 《规范》的指导，在设计完成之后要进行 自查在 同行评审/走查过程中使用规范的检查条目部分抽出单独成为《原理图检查单 》 ，评审人员必须了解 《规范》并按照 《检查单 》 的每一条目对原理图进行检查。

培 训中 使用《规范》中包含了大量设计开发部积累的硬件开发知识和经验，可以作为学习使用硬件工程师可 以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验修 订本文档在编写和积累过程中不可避免的有疏漏和错误之处，同时产品开发、归档的规范也可能发生变化 如果发现本文档中有错误、遗漏、不可实施等各类问题，应在 ClearQuest 上直接提出故障项 （提变更库中提文档故障 ，选择 3G 硬件平台） ，跟踪解决本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 3 / 74 页内部公开▲目录第一部分 检查条目 51.原理图制图规范 5 2.电路设计 7 2.1通用要求 7 2.2逻辑器件应用 8 2.3时钟设计 9 2.4保护器件应用 10 2.5可编程逻辑器件 10 2.6电源设计 11 2.7其他应用经验 12 3.可靠性设计 14 4.信号完整性/电源完整性设计 . 15 5.系统相关设计 16 6.可生产性设计 17 7.可测试性设计 17 7.1JTAG 17 7.2测试点 18 7.3电路可测试性 18 7.4系统可测试性 18 第二部分 详细说明 19 1.原理图制图规范 19 2.电路设计 25 2.1通用要求 25 2.2逻辑器件应用 30 2.3时钟设计 41 2.4保护器件应用 46 2.5可编程逻辑器件 48 2.6电源设计 51 2.7其他应用经验 55 3.可靠性设计 58 4.信号完整性/电源完整性设计 . 59 5.系统相关设计 62 6.可生产性设计 65 7.可测试性设计 66 7.1JTAG 66 7.2测试点 66 7.3电路可测试性 66 7.4系统可测试性 66 附录 66 附录 1 部门相关资源列表 . 66 参考文献 66 编后记 66本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 4 / 74 页本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 5 / 74 页内部公开▲第一部分 检查条目1. 原理 图制图 规范编号级别条目内容备注1规定原理图必须采用公司统一原理图库。

2规定原理图应采用 0.100 栅格3规定原理图正文字体设置参照原理图设计规范，采用默认设置说明文字为 82mil，管脚号为 66mil4规定原理图封面字体应调整到与栏目字体基本等大（建议使用 180mil 字体） 5规定原理图首页放置 ZTE_Cover_A4 做为封面，不加图框模块电路不加封面6规定原理图除首页之外，一律采用 ZTE_frameA4 或者 ZTE_frameA4plus 图框只有在元器件符号很大，无法在图框中摆放的情况下方可以选用 ZTE_frameA3图框7规定原理图首页封面 Checked，Normalized 和 Approved 三项不填写，其他条目需要正确填写模块电路无封面8规定原理图各页图框上除了 Checked 一项外，均须正确填写填写的内容和页码、总页数等信息应以规定的用户变量（ Customer Text）进行标注模块电路除外9规定除封面页，每一页左下角应该 采用环境变量注明修改日期； 除封面和目录页之外，每页的左下角标注本页的功能说明10规定原理图必须署名多人设计原 理图应在相应页码署各自的名 字；封面签署单板负责人姓名署名采用汉语 拼音，大写字母，姓在前，名 在后，以一个英文空格符隔开。

对于改版、借 鉴的原理图，签署最后一次修 改者的姓名并由其对原理图质量负责11提示放置一个 Standard 库中的 ZTE_frameA4plus 图框，以用户变量的形式正确填写所有内容，包括说明、日期 等信息，其他页拷贝该页内容 可以加快工作速度，并使各页保持一致12推荐目录页放置 2 个 Contents 框，左侧为目录，右侧为模块调用情况两框应水平方向应对齐如果原理图页 数较多，目录页只写目录，增 加目录页说明模块调用情况13推荐原理图各页内容依次为：封面、目录、电源、时钟、 CPU、存储器、逻辑、背板（母板）接口等14规定每页内容紧凑但不杂乱、拥挤15规定原理图上所有的文字方向应该 统一，文字的上方应该朝向原 理图的上方（正放文字）或左方（侧放文字）16规定原理图上的各种标注应清晰，不允许文字重叠交叉标注另行规定17规定各个芯片的局部去耦电容应和 芯片布在同一页面或者就近放 在下一页面上，并增加说明；多个器件的去耦 电容共用一页图纸时，应标注 去耦电容是为哪个器件放置；全局去耦（旁路 ）电容可以在电源部分或者原 理图最后部分放置，并增加 “GLOBE DECOUPLING”字样说明。

18规定仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近19规定电阻（电阻网络除外）、电容（电容网络除外）、电感的管脚标注，器件的 path内部公开▲本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 6 / 74 页信息等不必要信息不要显示20规定元器件的位号要显示在该元件的附近位置，不应引起歧义21规定芯片的型号和管脚标注，精密 电阻、大功率电阻、极性电容 、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色22规定差分信号规定使用 “+/-”符号， “+/-”可以在网络名的中间或末尾23推荐无特殊要求（例如系统方案命名需求）差分信号以 “+/-”结尾24规定E1 信号线采用 TIP 来表示同轴电缆芯线（双绞线的 +） ，用 RING 来表示同轴电缆屏蔽层（双绞线的 -） 25规定有确定含义的低电平有效信号采用 *或者_N（引入逻辑的需要用 _N）后缀结尾 “有确定含义 ”包括但不限于如下信号：片选，读写，控制，使能26规定所有的时钟网络要有网络标号，以 CLK 字符结尾，以便于 SI 分析、PCB 布线和检查；非时钟信号禁止以 CLK 等时钟信号命名后缀结尾。

时钟信号命名应体现出时钟频率信息27规定采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端串阻和驱动器之间不放 置网络标号，串阻后的网络进 行命名（时钟信号必须命名并满足时钟信号的命名规范）28规定所有单板内部电源网络的命名都必须采用 “VCC”开头，单板接口电源的定义和系统定义保持统一29规定经过滤波的电源必须命名，命名也必须以 “VCC”开头30规定在 PCB 布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求31推荐全局电源和地应调用原理图库中的符号32规定确认多个部分组成的器件原理 图库，在打包过程中位号正确 ，没有出现错位等现象33推荐不推荐使用“Location”硬属性解决位号错位问题34规定使用 Alias 连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接35规定禁止使用 SIZE 属性放置多个器件，例如测试点、去耦电容、光学定位点等36规定所有出页网络应放置出页符 offpage/offpg，出页符的方向应和信号流向一致原理图必须进行交叉标注除 总线等字符太多无法调整的网 络之外，交叉标注的字符不应重叠37规定offpage/offpg 符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。

38推荐Offpage/offpg 符号和交叉标注文字应尽量对齐39器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉40规定兼容设计、料单可配置部分、 调试用最终不安装部分器件， 应在原理图上注明41规定原理图中的实现与设计说明中 的描述一致信号的命名应有 意义逻辑芯片管脚命名与设计说明、逻辑设 计说明文档一致建议信号命 名尽量和有意义的芯片管脚命名一致42规定提供各单点网络列表和未连接管脚列表，并一一确认43提示采用 Cadence 提供的工具对原理图和 PCB 的网表一致性进行检查44推荐原理图打印为 PDF 文件时，推荐使用 Arial 字体第 7 / 74 页内部公开▲2. 电路设计2.1 通用要求本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传45规定模块电路不加封面和目录页46规定模块电路内部位号禁止使用硬属性47规定模块电路使用 Standard 库中的 inport，outport 和 ioport 和顶层相连48规定模块电路设计其他规范待添加规定编号级别条目内容备注1规定单板网络的连接必须正确无误个人自查）2规定器件之间的接口电平匹配。

3规定PECL 到 LVPECL 的接口使用交流耦合（直流平衡情况）或 3 电阻端接采用交流耦合作热拔插时需注意 防止因电容积累电荷放电导致 器件损伤，可在电容与单板输入 /输出接口采用大电阻下拉4规定单板热拔插对外接口器件选型必须能够满足热拔插要求5规定热拔插接口设计，选用的器件 内部不允许有从端口对电源的 二极管钳位保护网络6提示在不同电平接口时利用钳位二极管实现接口，需要考虑限制电流7规定差分信号应考虑 Failsafe 功能8提示了解 CMOS 器件的闩锁现象，选用不易发生闩锁的器件一般要求 Latch-UpPerformance Exceeds 100 mA Per JESD 78, Class II ）9规定器件工作速率符合设计要求10推荐。