Cadence仿真简介.doc

时序计算和Cade nee仿真结果的运用中兴通讯康讯研究所 EDA设计部余昌盛刘忠亮摘要：本文通过对源同步时序公式的推导，结合对 SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明关键词：时序仿真源同步时序电路时序公式一. 前言通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系， 在Cade nee仿真中，我们也获得了一系列的仿真结果， 怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cade nee仿真工具的关键下面对时序计算公 式和仿真结果进行详细分析二. 时序关系的计算电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（ Teo――时钟到数据输出有效时间）和信号与时钟在 PCB上的传输时间（Tflytime ）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter ）、共同时钟的相位偏移（Tskew）等，从而在接收端满足 接收器件的建立时间（Tsetup）和保持时间（Thold ）要求通过这些参数，我们可以推导出 满足建立时间和保持时间的计算公式。

时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（ Source-sy nchro noustiming ）和共同时钟同步电路（common-clock timing ）这两者在时序分析方法上是类似的， 下面以源同步电路来说明源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供 图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线 Data是双向的图2是信号由CPU向SDRAM驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况图中参数解释如下：■ Tft_clk :时钟信号在 PCB板上的传输时间；■ Tft_data :数据信号在 PCB板上的传输时间；■ Tcycle :时钟周期■ Tsetup :'数据到达接收缓冲器端口时实际的建立时间；■ Thold 数据到达接收缓冲器端口时实际的保持时间；■ Tco_max/Tco_min :时钟到数据的输出有效时间由图2的时序图，我们可以推导出，为了满足接收芯片的 Tsetup和Thold时序要求，即Tsetup ' >TsetUp Thold ' >Tho]d 所以 Tft_clk 和 Tft_data 应满足如下等式：Tft_data_min > Thold - Tco_min + Tft_clk （公式 1）Tft_data_max < Tcycle - Tsetup -Tco_max + Tft_clk （公式 2）当信号与时钟传输方向相反时，也就是图 1中数据由SDRAM向CPU芯片驱动时，可以推导出类似的公式：Tft_data_min > Thold - Tco_min - Tft_clk （公式 3）Tft_data_max < Tcycle - Tsetup -Tco_max - Tft_clk （公式 4）如果我们把时钟的传输延时 Tft_clk看成是一个带符号的数，当时钟的驱动方向与数据驱动方向相同时，定义Tft_clk为正数，当时钟驱动方向与数据驱动方向相反时， 定义Tft_clk为负数，则公式 3和公式4可以统一到公式1和公式2中。

三. Cade nee的时序仿真在上面推导出了时序的计算公式， 在公式中用到了器件手册中的 Tco参数，器件手册中Tco参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件， 因此，我们有必要使用一种工具仿真在实际负载条件下的信号延时Cade nee提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值我们先来回顾一下CADENCE的仿真报告形式仿真报告中涉及到三个参数：FTSmode、SwitchDelay 和 SettleDelay其中 Cade nee 时序仿真的结果是通过 SwitchDelay 和 SettleDelay两个参数反映出来的在解释 FTSmode、SwitchDelay 和 SwitchDelay 前先解释一下 BufferDelay 曲线的含义 BufferDelay曲线是Cade nee仿真器断开实际负载，带上驱动芯片器件手册提供的测试负载 条件下获得的一条曲线测试负载是在 IBIS仿真模型库中设置的Cade nee仿真报告中的 延时测量是以BufferDelay为基准曲线，以 V Measure为起始测量点获得的相对延时值。

FTSmode:定义了当前仿真驱动器的特性，分为 Fast、Type和Slow该三种特性是在IBIS模型中定义的，Fast是驱动器沿最快的模式， Slow是驱动器沿最慢的模式，从而定义了驱动器在正常工作条件下的两种极限特性SwitchDelay :定义为 SwitchDelayFall 和 SwitchDelayRise 两者的最小值图 3 给出了 SwitchDelayFall 和 SwitchDelayRise 的图形解释SwitchDelayFall :是从BufferDelay下降沿的Vmeasure点开始到接收波形下降曲线第一 次穿过高电平阈值时的延时值SwitchDelayRise :是从BufferDelay上升沿的 Vmeasure点开始到接收波形上升曲线第一 次穿过低电平阈值时的延时值SettleDelay :是 SettleDelayFall 和 SettleDelayRise 两者的最大值图 3 给出了 SettleDelayFall 和 SettleDelayRise 的图形解释SettleDelayFall :是从BufferDelay下降沿的Vmeasure点开始到接收波形下降曲线最后 一次穿过低电平阈值时的延时值。

SettleDelayRise :是从BufferDelay上升沿的Vmeasure点开始到接收波形上升曲线最后 一次穿过高电平阈值时的延时值从SwitchDelay和SettleDelay的定义我们可以看出， SettleDelay是一个与输入端的建立时间（Tsetup）有关的量，SwitchDelay是一个与输入端保持时间有关的量（ Thold ）公式1和公式2中的Tft_data与Tft_clk在Cade nee仿真工具中是通过仿真获得的数据， 它与Cade nee仿真中fast和slow状态下的SwitchDelay与SettleDelay参数有关为了了解Cade nee仿真中的SwitchDelay和SettleDelay与时序公式中参数的关系， 我们#重新分析一下包含有 BufferDelay曲线的时序图T cycleVmeaslSDRAM CLK INThVihCPU Sig nals OUT(BufferDelay )VilVihSDRAM Sig nals INSwitchDelay&SettleDelayTsetupSDRAMS in puts Setup timeVmeas2Vmeas3CPU CLK OUT(BufferDelay )Tft_clk=SwitchDelay =SettleDelay2VilTft_dataTco_max jyTco minTholdSDRA' inputs Hold time##在图4中，时钟输出和数据输出使用的是 BufferDelay曲线，此时Tco是时钟BufferDelay 曲线和数据BufferDelay曲线之间的延时关系，这种定义符合“手册中的 Tco是在特定负载下测得的”说法。

在图 4 中,CPU CLK OUT （ BufferDelay ）和 CPU Signals OUT（Bufferdelay）是在测试负 载条件下的信号输出波形（对应于图 3中的BufferDelay曲线，而不是驱动端输出曲线），SDRAM CLK IN 和SDRAM Signals IN 是在实际负载条件下输入端口的仿真波形在器件手册中给出时序关系时，对于时钟信号，通常以某一测量电压为时间测量点， 如图4中的Vmeas1和Vmeas2，对于驱动端测量电压点为驱动器件手册中定义的测量点，对 于接收端测量电压点为接收器件手册中定义的测量点 在Cade nee仿真时，对于接收端电压测量点的设置，通常在接收器件模型中，把输入高低门限电平定义成 Vmeas2来实现对于驱动端电压测量点的设置，是在驱动器件模型参数中设置的此时对于时钟仿真的结果是， 时钟信号的SettleDelay和SwitchDelay值相等对于数据信号的测量点就稍微有点复杂了， 这要根据手册中Tco的测量方式来确定，有的器件手册Tco是从时钟的Vmeas到数据的Vmeas来测量的，有的手册是从时钟的 Vmeas到数据的门限电平来测量的。

如果采用从时钟的 Vmeas到数据的门限电平来测量的，则在Cade nee仿真中，要对高低电平门限分别作为测量点仿真，然后取最恶劣的仿真结果对于公式中数据的延时 Tft_data，从Cade nee仿真中对 SettleDelay和SwitchDelay的定义和图4中的时序关系可以看出， Tft_data就是仿真结果中的 SettleDelay和SwitchDelay参 数，并且SettleDelay是与建立时间（Tsetup）有关，SwitchDelay是与保持时间（Thold ）有 关，因此公式中的 Tft_data_min对应仿真结果中的 SwitchDelay，Tft_data_max对应仿真结果中的SettleDelay，考虑到通常 Slow状态的延时比Fast状态的延时要大，因此，公式中的 Tft_data_min对应仿真结果中 Fast状态的SwitchDelay，Tft_data_max对应仿真结果中 Slow 状态的 SettleDelay对于公式中时钟的延时，从测量方式中可以看出 Tft_clk=SettleDelay=SwitchDelay，考虑到同一公式中仿真状态的一致，因此，公式中与 Thold有关的不等式中的 Tft_clk对应于Fast状态的仿真值，与 Tsetup有关的不等式中的 Tft_clk对应Slow状态的仿真值。

写成公式就是：Tft_data_fast_switchdelay > Thold -Tco_min + Tft_clk_fast （公式 5）Tft_data_slow_settledelay < Tcycle - Tsetup - Tco_max + Tft_clk_slO公式 6)在实际仿真中，我们只要保证仿真结果满足公式 5和公式 6的时钟和数据关系，也就保 证了单板工作时序的正确性四．总结Cade nee公司的Allegro SI和SigXplor设计工具为硬件开发工程师提供了一个功能强大 的高速 PCB 仿真手段，通过仿真设计，可以设计出符合要求的信号时序和信号完整性，从 而提高单板和系统的工作稳定性，降低开发风险和开发成本参考文献：【1 】 Cade nee Desig n System Inc., “ High-Speed Desig n Usi ng SPECCTRAQuest”【2】 Cadence Design System I。