数电课设-六进制同步加法计数器(无效态010-100).doc

word目录1.课程设计的目的与作用 22.设计任务 23.设计与仿真分析过程 2六进制同步加法计数器〔无效态010,100〕 2设计过程 2输出转换设计 4仿真分析 53.2 74160构成50进制同步加法计数器并显示 8设计要求 8功能简介 8仿真分析 84实验仪器 95设计总结和体会 96参考文献 10 1.加深对教材的理解和思考，并通过实验设计、验证证实理论的正确性 2.学习自行设计一定难度并有用途的计数器、加法器、存放器等 3.检测自己的数字电子技术掌握能力1.设计分析六进制同步加法计数器〔无效态010,100〕3.设计与仿真分析过程3.1六进制同步加法计数器〔无效态010,100〕000 001 011 101 110 111排列： 由于JK触发器功能齐全，使用灵活，这里选用3个CP下降沿触发的边沿JK触发器 采用同步， CP0=CP1=CP2=CP〔式1〕 由图1所示的状态图可直接画出如图2 所示电路次态的卡诺图再分解开便可以得到图3 所示的各触发器的卡诺图显然，由图3所示各卡诺图便可很容易得到状态方程： 〔式2〕 JK触发器的特征方程为： 〔式3〕变换状态方程〔式2〕，使之与特征方程〔式3〕的形式一致，比拟后得出驱动方程1 (式4) 将无效态010,101代入状态方程〔式2〕进展计算，结果如下： 010 111100无效态不成循环，故此时序电路能自启动。

将设计好的计数器输出端Q2n+1 、Q1n+1 、Q0n+1 所示数据信号通过门电路的组合转换成十位数输出，对应真值表列出如下表1表1 输出状态转换表Q2n+1Q1n+1Q0n+1CBAY000001100101020110113101100411010151111106列出状态方程：C=Q2n+1B= Q2n+1 Q0n+1 + Q1n+1 Q0n+1 〔式5〕A=〔Q2n+1 Q1n+1+Q2n+1 Q2n+1〕Q0n+1 + Q2n+1 Q1n+1 Q0n+1 根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如如下图所示图4图5图6图7图8图974160构成50进制同步加法计数器并显示要求使用两片集成芯片74LS160以与一些必要的门电路设计一个50进制加法计数器74LS160功能简介CLK是脉冲输入端；RCO是进位信号输出端；ENP和ENT是计数器工作状态端；CLR是异步清零端；LOAD是置数端；VCC接正电源，GND接地；A～D是数据输入端，QA～QD是计数器状态输出端电源电压5V，输入电压5V。

其状态表下所示表2 74LS160状态表3.2.3仿真分析根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如图10所示图10. 50进制计数器仿真结果运行仿真电路，LED数码管从00开始依次计数，累计到49后又跳转到00，实现50进制计数器的功能4实验仪器 集成芯片：74LS112芯片2个〔每个芯片包含2个JK触发器〕，74LS00芯片1个〔每个包含4个与非门电路〕，74LS08芯片1个〔每个包含4个与门电路〕，74LS160芯片两片 数字原理教学系统试验台一台〔含导线、脉冲、电源等〕5设计总结和体会 经过本次课程设计，不仅使我学到了很多的知识而且大大的提升了我的动手实践能力，使我受益匪浅比如，在设计过程中，稍有不慎就会出错，所以，我们一定要高度的重视，细心的去完成设计接线过程是反映一个动手能力的平台，只要利用好它，对自己的动手能力很有帮助因此，我们一定要本着一丝不苟的精神来完成每次课设，抓住锻炼自己的机会，逐渐提升自己的能力6参考文献［1］《数字电子技术根底简明教程》第三版.清华大学电子学教研室组编 . 余孟尝主编.高等教育. 2006［2］《数字逻辑实验指导书》 信息学院数字逻辑实验室编. X利萍，X群芳主编. / 。