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《EDA技术》实验指导书信息处理技术教研室物理学及电子信息工程系2目 录实验一 数据选择器设计 1实验二 7段数码显示译码器设计 3实验三 触发器的设计 6实验四 含异步清0和同步时钟使能的加法计数器设计 8实验五 8位数码扫描显示电路设计 10实验六 数控分频器的设计 13实验七 正弦信号发生器的设计 16实验八 VHDL状态机A/D采样控制电路实现 20实验九 比较器和D/A器件实现A/D转换功能的电路设计 23实验十 乐曲硬件演奏电路设计 25实验十一 步进电机细分驱动控制设计 33实验十二 VGA彩条信号显示控制器设计 36附录：GW48 EDA/SOPC主系统使用说明 38第一节 GW48教学实验系统原理与使用介绍 38第二节 实验电路结构图 45第三节 超高速A/D、D/A板GW_ADDA说明 53第四节 步进电机和直流电机使用说明 55第五节 SOPC适配板使用说明 55第六节 GWDVPB电子设计竞赛应用板使用说明 56第七节 GW48CK/GK/EK/PK2 系统万能接插口与结构图信号/与芯片引脚对照表 61《EDA技术》实验指导书实验一 数据选择器设计1．实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2．实验内容（1）首先利用QuartusⅡ完成2选1多路选择器（例1-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图1-1所示的仿真波形最后在实验系统上进行硬件测试，验证本项设计的功能2）将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图1-2，并将此文件放在同一目录中以下是部分参考程序： COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ；... u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp); u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy); END ARCHITECTURE BHV ;【例1-1】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s) BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;图1-1 mux21a功能时序波形 图1-2 双2选1多路选择器 对上例分别进行编译、综合、仿真,并对其仿真波形作出分析说明。

3）引脚锁定以及硬件下载测试若选择目标器件是EP1C3，建议选实验电路模式5（附录图7），用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）3．实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告实验二 7段数码显示译码器设计1．实验目的：学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法2．实验原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。

例2-1作为7段译码器，输出信号LED7S的7位分别接如图2-2数码管的7个段，高位在左，低位在右例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例2-1中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为…(7 DOWNTO 0) 3．实验内容（1）说明例2-1中各语句的含义，以及该例的整体功能在QuartusII上对该例进行编辑、编译、综合、适配、仿真，给出所有信号的时序仿真波形提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图2-1所示图2-1 7段译码器仿真波形【例2-1】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN "0000" => LED7S <= "0111111" ; WHEN "0001" => LED7S <= "0000110" ; WHEN "0010" => LED7S <= "1011011" ; WHEN "0011" => LED7S <= "1001111" ; WHEN "0100" => LED7S <= "1100110" ; WHEN "0101" => LED7S <= "1101101" ; WHEN "0110" => LED7S <= "1111101" ; WHEN "0111" => LED7S <= "0000111" ; WHEN "1000" => LED7S <= "1111111" ; WHEN "1001" => LED7S <= "1101111" ; WHEN "1010" => LED7S <= "1110111" ; WHEN "1011" => LED7S <= "1111100" ; WHEN "1100" => LED7S <= "0111001" ; WHEN "1101" => LED7S <= "1011110" ; WHEN "1110" => LED7S <= "1111001" ; WHEN "1111" => LED7S <= "1110001" ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ;（2）引脚锁定及硬件测试。

建议选GW48系统的实验电路模式6（参考附录图8），用数码8显示译码输出(PIO46-PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能3）应用元件例化语句，按图2-3的方式连接成顶层设计电路（用VHDL表述），图中的CNT4B是一个4位二进制加法计数器，可以由例4-1修改获得；模块DECL7S为例2-1实体元件，重复以上实验过程注意图2-3中的tmp是4位总线，led是7位总线对于引脚锁定和实验，建议选电路模式6，用数码8显示译码输出，用键3作为时钟输入(每按2次键为1个时钟脉冲)，或直接接时钟信号clock04．实验报告根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告 图2-2共阴数码管及其电路 图2-3 计数器和译码器连接电路的顶层文件原理图实验三 触发器的设计1．实验目的熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试2．实验内容（1）根据QuartusII的设计开发流程，设计触发器(使用例3-1)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

例3-1】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ;Q <= Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv;（2）设计锁存器(使用例3-2)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程例3-2】...PROCESS (CLK，D) BEGIN IF CLK = '1' --电平触发型寄存器 THEN Q <= D ; END IF; END PROCESS ;3．实验报告分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点。

实验四 含异步清0和同步时钟使能的加法计数器设计1．实验目的学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术2．实验原理实验程序为例4-1，原理参考教材相应章节例4-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT 。