数字集成电路设计--CHAPTER5(5.4.1-5.4.2)概要课件.ppt

© Digital Integrated Circuits2ndInverter 传输延迟传输延迟5.4 动态特性动态特性: 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间 使CL尽可能小是实现高性能CMOS电路的关键© Digital Integrated Circuits2ndInverter5.4.1. 计算电容值计算电容值非非线线性性导导致致计计算算复复杂杂 — 假假假假设设设设所所所所有有有有的的的的电电电电容容容容一一一一起起起起集集集集总总总总成成成成一一一一个个个个单单单单个的电容个的电容个的电容个的电容C CL L，位于，位于，位于，位于V Voutout和和和和GNDGND之间之间之间之间P141- Fig 5.13 Vin理想电压源驱动，CL包括：栅漏电容栅漏电容Cgd12扩散电容扩散电容Cdb1和和Cdb2连线电容连线电容Cw扇出的栅电容扇出的栅电容Cg3和和Cg4© Digital Integrated Circuits2ndInverter• 栅漏电容栅漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，Cgd12只包括M1和和M2的的覆覆盖盖电电容容，，沟沟道道电电容容不不起起作作用用(处处于于栅栅-体体或栅或栅-源之间源之间)。

集总电容模型要求用接地电容来代替浮空的栅漏电容，通过密勒效应实现：一个在其两端经历大小相同但相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替P141- Fig 5.14 Cgd=2Cgd0W© Digital Integrated Circuits2ndInverter• 扩散电容扩散电容Cdb1和和Cdb2 漏和体之间的电容来自反向偏置的pn结这样的电容是高这样的电容是高度非线性的，并且在很大程度上取决于所加的电压度非线性的，并且在很大程度上取决于所加的电压 可用一个线性电容来代替非线性电容，使这个线性电容性电容在所关注的电压范围内变化与非线性电容相同所关注的电压范围内变化与非线性电容相同 Ceq = KeqCj0 （零偏结电容） 结电容用一个线性电容来代替，电压和电流波形有微小误差，但该简化对逻辑延时没有明显的影响例5.3 P20-Pic1.19• 连线电容连线电容 由连线引起的电容取决于连线的长度和宽度，并且与扇出离开驱动门的距离和扇出门的数目有关。

© Digital Integrated Circuits2ndInverter• 扇出的栅电容扇出的栅电容Cg3和和Cg4 Cfan-out=Cgate(NMOS)+Cgate(PMOS)在两方面进行简化：1.它假设栅电容的所有部分都连在Vout和GND(VDD)之间，并忽略了栅漏电容上的密勒效应（对精度影响较小）2.近似认为所连接门的沟道电容在我们所关注的时间内保持不变工作状态差异：Pic3.31）忽略电容的这一变化会使估计值产生大约10％的误差，但对一阶分析是可以接受的本征电容：由扩散电容和覆盖电容组成本征电容：由扩散电容和覆盖电容组成外部负载电容：由导线和所连接的门组成外部负载电容：由导线和所连接的门组成例例5.4© Digital Integrated Circuits2ndInverterCMOS InvertersPolysiliconInOutMetal1VDDGNDPMOSNMOS0.25 mm=2l l3l/l/2l l9l/9l/2l l4×4 λ23×1 λ25+4+4+1+1=15 λ本征电容本征电容=外部负载电容外部负载电容Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw5×9 λ25+5+9=19 λ42 λ2© Digital Integrated Circuits2ndInverter电容电容表达式表达式值值 fF（（H→L））值值 fF（（L→H））Cgd12CGDOnWn0.230.23Cgd22CGDOpWp0.610.61Cdb1KeqnADnCj+KeqswnPDnCjsw0.660.90Cdb2KeqpADpCj+KeqswpPDpCjsw1.51.15Cg3CGDOnWn+CGSOnWn+COXWnLn0.760.76Cg4CGDOpWp+CGSOpWp+COXWpLp2.282.28Cw提取参数0.120.12CL6.166.053 fF3.16 fF2.89 fF3.16 fF© Digital Integrated Circuits2ndInverterCMOS Inverter Propagation CMOS Inverter Propagation Delay:Delay: Approach 1Approach 1VDDVoutVin = VDDCLIavtpHL = C Vswing/2Iav5.4.2 传播延时：一阶分析传播延时：一阶分析CL和i是v的非线性函数© Digital Integrated Circuits2ndInverterCMOS Inverter Propagation Delay: Approach 2VDDVoutVin = VDDReqCLtpHL = f(Req.CL)= 0.69 ReqCL例例3.8 MOS管平均导通电阻管平均导通电阻Req一阶线性RC电路© Digital Integrated Circuits2ndInvertertp = 0.69 CL (Reqn+Reqp)/2延时延时由一个电压阶跃激励时，电路的传播延时正比于这个电路的下拉电阻和负载电容形成的时间常数由低至高的传播延时这一分析假设等效的负载电容对于由高至低及由低至高的翻转这一分析假设等效的负载电容对于由高至低及由低至高的翻转近似相同近似相同相同的上升/下降延时可通过使（Reqn=Reqp）实现）实现© Digital Integrated Circuits2ndInverterEXP5.5: 0.25 um 反相器反相器 的传播延时的传播延时?tpHLtpLHVinVoutCGD of Inverter CLHL=6.1fF CLLH=6.0fFVDD=2.5VReqn=13kΩ Reqp=31kΩ (W/L)n=1.5 (W/L)p=4.5=39.9ps=31.7ps瞬态响应SPICE模拟结果模拟延时大于估计延时！！模拟延时大于估计延时！！© Digital Integrated Circuits2ndInverterDelay as a function of VDD当当 VDD 接近接近 2VT时，时，tp 将会迅速增加将会迅速增加(no consideration of λ)多数情况下，电路中上述条件下，延时基本与电源电压无关如何优化门延时如何优化门延时—Req：：联立式5.17和5.18，忽略沟长调制，可得tpHLCMOS反相器传播延时与电源电压关系反相器传播延时与电源电压关系© Digital Integrated Circuits2ndInverter• 减小CL：门本身的扩散电容，互联线电容（版图优化）和扇出电容（尽量减小漏区面积）• 增加晶体管的W/L：增加晶体管尺寸也增加扩散电容，因而增加了CL。

一旦本征电容开始超过由连线和扇出构成的外部负载，增加门的尺寸就不能再对减少延时有帮助• 提高VDD：以能量损耗来换取性能，但电压超过一定程度后改善就会非常有限氧化层击穿、热电子效应限制了电源电压减小门传播延时减小门传播延时© Digital Integrated Circuits2ndInverter5.4.3. 从设计角度考虑传播延时从设计角度考虑传播延时1. NMOS/PMOS 1. NMOS/PMOS • 宽宽度度比比为为3~3.53~3.5可可以以获获得得对对称称的的VTCVTC和和相相同同的的传传播播延时延时，但并不意味着同时得到最小的总传播延时但并不意味着同时得到最小的总传播延时• 当当对对称称性性和和噪噪声声容容限限不不是是主主要要考考虑虑因因素素时时，，可可通通过过减减小小PMOSPMOS器器件件的的宽宽度度来来加加快快反反相相器器的的速速度度 —— PMOSPMOS较较宽宽虽虽然然可可以以增增加加充充电电电电流流，，改改善善反反相相器器的的t tpLHpLH，但由于产生较大的寄生电容，从而使，但由于产生较大的寄生电容，从而使t tpHLpHL变差变差• 当当两两个个相相反反的的效效应应存存在在时时，，必必定定存存在在一一个个晶晶体体管管的宽度比使反相器的传播延时最小的宽度比使反相器的传播延时最小。

© Digital Integrated Circuits2ndInverterInv 1Inv 2两个完全相同的两个完全相同的CMOS反相器串联反相器串联，，第一第一个门的负载电容可近似为：个门的负载电容可近似为：© Digital Integrated Circuits2ndInverterr=Reqp/Reqn : 尺寸完全相同的尺寸完全相同的PMOS和和NMOS晶体管的电阻比晶体管的电阻比当 β=(W/L)p/(W/L)n，所有晶体管电容以近似相同比例扩大由式（5.20）忽略导线电容：忽略导线电容：tp = 0.69 CL (Reqn+Reqp)/2© Digital Integrated Circuits2ndInverter•β=2.4 (31k/13k) [Table 3.3]反相器可得到对称的瞬态响应• 由 最优性能值为1.6• 由左图, 1.9 为最优点, 该处tp最小tpHLtpLHtpExam 5.6 Exam 5.6 延时延时延时延时: : NMOS/PMOSNMOS/PMOS模拟得到的CMOS反相器传播延时与PMOS对NMOS管比值b的关系1.92.4© Digital Integrated Circuits2ndInverter2. 2. 考虑性能时反相器尺寸的确定考虑性能时反相器尺寸的确定考虑性能时反相器尺寸的确定考虑性能时反相器尺寸的确定 （反相器具有相同的（反相器具有相同的（反相器具有相同的（反相器具有相同的t tpLHpLH and tand tpHLpHL））））a. 负载电容包括b. 晶体管尺寸如何影响门的性能？本征延时本征延时---首先必须建立起上式中的各种参数和尺寸系数S之间的关系尺寸系数S — 将反相器的晶体管尺寸最小尺寸反相器的晶体管大小联系起来。

© Digital Integrated Circuits2ndInverter• 反相器的反相器的本证延时本证延时t tp0p0与门的与门的尺寸无关尺寸无关，只取决于，只取决于工艺和反相器的版图工艺和反相器的版图当无外部负载时，门驱动强度的提高被相应增加的电容抵消；当无外部负载时，门驱动强度的提高被相应增加的电容抵消；• 无穷大的S可以消除任何外部负载的影响，但实际上，任何比大得多的尺寸系数S均会增加门所占尺寸S 尺寸因子:Cint包括包括扩散电容扩散电容和和密勒电容密勒电容，，均正比于晶体管宽度均正比于晶体管宽度W© Digital Integrated Circuits2ndInverter(for fixed load)自载效应:本征电容起主要作用Exam5.7 : 考虑性能时反相器尺寸的确定考虑性能时反相器尺寸的确定Cint=3.0fFCext=3.16fFCext/Cint≈1.05尺尺寸寸放放大大系系数数为为5 5时时，，t tp p已已经经得得到到了了大大部部分分的的改改善善，，尺尺寸寸系系数数大大于于1010时时几几乎乎得得不不到到任任何何额额外外的的收收益益© Digital Integrated Circuits2ndInverter6. 考虑如下图所示NMOS反相器，假设所有NMOS器件的体端均接地，输入IN电压摆幅2.5V。

A.建立方程，计算节点x电压设γ=0.5）B.M2处于何种工作状态？ （设γ=0）C.当IN=0时，OUT输出电压是多少？（设γ=0）D.设γ=0，λ=0推导反相器阈值电压VM的表达式 注：M1，M2，M3的宽长比分别为（W/L）1， （W/L）2，（W/L）3 在下列条件下，阈值电压是多少？© Digital Integrated Circuits2ndInverter7.图5.5所示为一耗尽型NMOS反向器，M1是一个标准的NMOS器件，M2与M1参数相同，但阈值电压为-0.4V，设适用于M2的电流方程与M1相同，设输入电压摆幅2.5VA.M2栅端与源端相连，如VIN=0V，输出电压是多少？稳态下，M2处于何种工作模式B.VIN=2.5V时，计算输出电压可认为输出VOUT非常小）稳态下M2处于何种工作模式C.设概率P(IN=0)=0.3，电路静态功耗是多少？© Digital Integrated Circuits2ndInverter3. 确定反相器链的尺寸确定反相器链的尺寸CL对于确定的对于确定的CL:- 需要多少级反相器能获得最小延时需要多少级反相器能获得最小延时?- 如何确定这些反相器的尺寸如何确定这些反相器的尺寸?InOut反相器的输入栅与本征输出电容Cint=γCg （（Table 5.2)γ≈1γγ只与工艺有关，对大多数亚微米工艺只与工艺有关，对大多数亚微米工艺首先建立起反相器的首先建立起反相器的输入栅电容输入栅电容Cg与与本征输出电容本征输出电容Cint间关系（正比于门的尺寸）间关系（正比于门的尺寸）加大反相器的尺寸可以减小自身的延时，但也加大加大反相器的尺寸可以减小自身的延时，但也加大了其输入电容，即作为前一级门负载而增加了其输入电容，即作为前一级门负载而增加反相器链！！反相器链！！© Digital Integrated Circuits2ndInverter延时方程延时方程Cint = gCg g  1f = Cext/Cg 等效扇出上式表明：上式表明：反相器的延时只取决于它的外部负载电容与输反相器的延时只取决于它的外部负载电容与输入栅电容间的比值入栅电容间的比值© Digital Integrated Circuits2ndInverterInverter ChainCLInOut12Ntp = tp1 + tp2 + …+ tpN最小尺寸反相器最小尺寸反相器Cg1© Digital Integrated Circuits2ndInvertera. 对于确定级数对于确定级数N的最小延时约束条件的最小延时约束条件方程含N - 1 未知数： Cg,2 – Cg,N求 N - 1 偏微分：可求得获得最小延时的约束条件：Cg,j+1/Cg,j = Cg,j/Cg,j-1每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数的几何平均数- 每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数f- 每级反相器具有相同的等效扇出每级反相器具有相同的等效扇出 fi=f (Cout/Cin)- 每级反相器具有相同的延时每级反相器具有相同的延时© Digital Integrated Circuits2ndInverterb. 确定最小延时确定最小延时当每级反相器尺寸依次增大f倍，且具有相同的等效扇出fMinimum path delay 最小路径延迟当CL和Cg,1给定时，每级的等效扇出© Digital Integrated Circuits2ndInverterExampleCL= 8 C1InOutC11ff2CL/C1 has to be evenly distributed across N = 3 stages:© Digital Integrated Circuits2ndInverterc. 确定反相器链的正确级数确定反相器链的正确级数对于一定的负载对于一定的负载CL 和输入电容和输入电容 Cin，，确定最优尺寸确定最优尺寸f© Digital Integrated Circuits2ndInverter最优等效扇出最优等效扇出 fb. For g=1 fopt = 3.6 a. For g = 0, f = e, N = lnF 忽略自载，只由扇出构成负载，收敛解忽略自载，只由扇出构成负载，收敛解 包括自载，数值解包括自载，数值解最最优优的的等等效效扇扇出出f f与与反反相相器器链链中自载系数中自载系数γ的关系的关系© Digital Integrated Circuits2ndInverterf=4 f

设最小尺寸反相器传输延时为70ps，且逻辑门的输入电容与其尺寸成正比确定两级缓冲器的尺寸及反相器链最小延时 b. 如可以加入任意多级反相器使延时最小，应加入几级？具体延时数值为多少（考虑自载效应）？ c. 解释方案a和方案b的优缺点© Digital Integrated Circuits2ndInverter5.5 Power Dissipation© Digital Integrated Circuits2ndInverterWhere Does Power Go in CMOS?© Digital Integrated Circuits2ndInverter5.5.1 Dynamic Power DissipationEnergy/transition Power = Energy/transition * f = CL * Vdd2 * fVinVoutCLVddNeed to reduce CL, Vdd, and f to reduce power.Not a function of transistor sizes!电容引起的功耗电容引起的功耗© Digital Integrated Circuits2ndInverterafter 0->1 power distribution:Half of the power consumed on PMOS!But no matter charging or discharging, it has no relation to size!© Digital Integrated Circuits2ndInverterA. Node Transition Activity and Power© Digital Integrated Circuits2ndInverterExample: Power ConsumptionFor a CMOS chip with 0.25um technology, clock frequency is500MHz, per load is about 15fF/gate, if fout=4, for VDD=2.5V:p=50uw/gate if there are 1 million gates on the chip, and on each clock edge, there is an upturn, the whole power is 50W!!Example 5.11 5.12© Digital Integrated Circuits2ndInverterB. Transistor Sizing for Minimum EnergyReducing VDD can low down power consumption, for example,when VDD reduced from 2.5V to 1.25V, power consumption could decrease from 5W to 1.25W. But when VDD close to 2VT, performance would decrease evidently!当电源电压的下限取决于外部限制或者当减小电源电压引起的性能降低不能被接受时，减少功耗的唯一方法就是减少等效电容： 实际电容和翻转活动性实际电容和翻转活动性 减减少少翻翻转转活活动动性性只只能能在在逻逻辑辑和和结结构构的的抽抽象象层层次次上上实实现现。

由由于于在在一一个个组组合合逻逻辑辑电电路路中中大大部部分分的的电电容容是是晶晶体体管管电电容容（（栅栅电电容容和和扩扩散散电电容容）），，因因此此在在低低功功耗耗设设计计时时保保持持这这部部分分最最小小是是有有意义的意义的© Digital Integrated Circuits2ndInverterTransistor Sizing for Minimum EnergyqGoal: Minimize Energy of whole circuit§Find parameters: f (size coefficient) and VDD§tp  tpref (circuit with f=1 and VDD =Vref) A CMOS inverter which was driven by a minimum inverter has a load of Cext© Digital Integrated Circuits2ndInverterTransistor SizingqPerformance Constraint (g=1: intrinsic cap Cint equals to gate cap Cg, f=1)…(1)1式建立了f与电源电压之间的关系，下图画出了对于不同F时的关系。

这些曲线都有一个明显的最小值由最小尺寸起增加反相器的尺寸最初会使性能提高，因此允许降低电源电压这在达到最优尺寸系数前一直都是有效的进一步加大器件尺寸只会增加自载系数而降低性能性能约束：尺寸放大电路的传播延时应当等于（或小于）参考电路（f=1，Vdd=Vref）的延时© Digital Integrated Circuits2ndInverterTransistor SizingF=1251020VDD=f(f)E/Eref=f(f)放大尺寸后电路的能量与f的关系(Vref=2.5V VTE=0.5V)对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系© Digital Integrated Circuits2ndInverter尺寸放大电路的能量与尺寸放大电路的能量与f之间的关系之间的关系qEnergy for single Transition…(2)© Digital Integrated Circuits2ndInverterTransistor Sizing• Changing the size and reduce power voltage areeffective ways to reduce consumption of logic circuit,especially for large f or small F circuit;• More energy would be cost as a price of increasingthe size excessively, while it was applied prevalently;• fopt(energy)>tr , VDSp≈0 ,Isc≈0tf> trise, but it will reduce thespeed of circuit and cause short current in fanout gate. A partial viewpoint© Digital Integrated Circuits2ndInverter结论结论结论结论使使输输出出的的上上升升/下下降降时时间间大大于于输输入入的的上上升升/下下降降时时间间可可以以使使短短路路功功耗耗减减到到最最小小。

但但输输出出的的上上升升/下下降降时时间间太太大大会会降降低低电路的速度，并在扇出门中引起短路电流电路的速度，并在扇出门中引起短路电流© Digital Integrated Circuits2ndInverterEXP: Minimizing Short-Circuit PowerVdd =1.5Vdd =2.5Vdd =3.3: relation of Inverter static energy cost to tsin/tsout(W/L)p=1.125um/0.25um(W/L)n=0.375um/0.25umCL=30fF• If CL is small, consumption mainly comes from Isc;• If CL is large, consumption mainly comes from charging and discharging;• If tf=tr, consumption maily comes from dynamic activityfor a given inverter size© Digital Integrated Circuits2ndInverter5.2.2. Static Power Consumption:LeakageVin=5VVoutCLVddIstatPstat = P(In=1).Vdd . Istat• Dominates over dynamic consumption• Not a function of switching frequencyIstat: current between VDD and GND when no switching occuredP163 - pic5.34© Digital Integrated Circuits2ndInverterJS = 10-100 pA/m mm2 at 25 deg C for 0.25m mm CMOSJS doubles for every 9 deg C!1 million gateA=0.5um2VDD=2.5V Pleakage=0.125WA. Reverse-Biased Diode Leakage结的漏电流是由热产生的载流子引起，其数值随结温而增加，呈指数关系结的漏电流是由热产生的载流子引起，其数值随结温而增加，呈指数关系© Digital Integrated Circuits2ndInverterB. Subthreshold Leakage Component :another source of leakageSub-Threshold Current Dominant FactorVoutVddSub-ThresholdCurrentDrain JunctionLeakageSub-threshold current one of most compelling issuesin low-energy circuit design!（（P163 – pic5.35））© Digital Integrated Circuits2ndInverterKeep VT properly high!© Digital Integrated Circuits2ndInverterPrinciples for Power ReductionqPrime choice: Reduce voltage!§Recent years have seen an acceleration in supply voltage reduction§Design at very low voltages still open question (0.6 … 0.9 V by 2010!)qReduce switching activityqReduce physical capacitance§Device Sizing: for F=20–fopt(energy)=3.53, fopt(performance)=4.47© Digital Integrated Circuits2ndInverterBrief Summary of Static InverterqStatic inverter compiles PUN and PDN, size of PMOS always larger than NMOSqIdeal VTC characteristics. Logic swing equals to VDD and independent of sizeqTime delay mainly depends on CL So long as Cext, Cline, and fanout dominates, reducing size could improve performance© Digital Integrated Circuits2ndInverterqPower consumption mainly decided by dynamic consumption of CL charging and discharging; short current power can be limited by amending signal slopeqStatic power consumption could be omitted, but it would become apparently when sub-threshold current dominatedqSmall scaling is an effective way to reduce the size, tp, power consumption of a transistor, but if VDD decreases at the same time, performance would be affected© Digital Integrated Circuits2ndInverter5.8 通过一NMOS晶体管对电容充电，如图5.6所示。

a.确定电路中的tpLH，假设输入为一理想阶跃电压b.如用一5kΩ的电阻Rs对电容进行放电，确定tpHLc.计算电源对电容充电消耗的能量，这其中有多少消耗在M1上？放电过程中有多少能量消耗在下拉电阻？如果电阻Rs降为1k Ω，结果会有何变化？d.如用一PMOS代替NMOS，确定其尺寸使kp=kn这样的结构是否比采用NMOS速度更快？解释原因© Digital Integrated Circuits2ndInverter。