相位差可调的双通道信号源.pdf

相位差可调的双通道信号发生器（ 本科组大二 ）（李萨育图形信号发生器）一、任务设计并制作一个两路输出的、频率和相位差可步进调节的正弦波信号发生器二、技术指标1． 基本要求（ 1）输出电压波形应尽量接近正弦波，电压峰峰值为 2V左右的正弦波；（ 2）输出频率 f范围为 5Hz～ 10kHz，步进频率调节⊿ f<=5Hz；（ 3）相位差Φ调节范围 5°～ 360° , 相位差调节⊿Φ =5°；（ 4）两路信号的频率比有 1:1， 2： 1， 3： 1三个档位设置；（ 5）数字显示两路信号的相位差和频率比一、任务设计并制作一个两路输出的、频率和相位差可步进调节的正弦波信号发生器2． 发挥部分（ 1）两路信号的输出峰值 1～ 5V可调，步进小于 0.5V;（ 2）输出频率 f范围为 11Hz～ 100kHz,步进频率调节⊿ f<=1Hz;（ 3）两路信号的频率比 8:1～ 1:8整数可调；（ 4）两路信号相位差调节⊿Φ =1°；（ 5）其他 三、说明用示波器观察信号无明显失真，用利萨如图形合成法观察信号的合成情况和稳定性李萨育图形李萨育图形李莎育图形是以通道1来表示x轴，通道2来表示y，可通过李莎育图形来定性观察两通道之间的相位差。

下表列出图形与相位的关系：测量相位差的另一种方法：通过自动测量两通的延迟÷波形频率× 2pi一、 总体方案设计制作一个能产生正弦波信号源要求信号频率在20Hz~20kHz范围内能程控步进调整，且性能良好，满足指标1． 方案比较（ 1）正弦波产生方案一：采用单片 DDS函数发生器（ AD9850），AD9850可同时产生正弦波方法简单，用 D/A转换器的输出来改变调整电压，也可以实现数控调整频率，步长可以满足要求，频率稳定度高方案三：采用单片机控制动态生 成程序该方法引入动态编程和吞时钟技术，使用 89S51可产生 50kHz的正弦波，不能达到指标要求单片机在此不仅是控制 器，还是信号发生器，用软件产生正弦波，节省硬件开销方案二：采用锁相式频率合成器 CD4066，利用锁相环，将压控振荡器（ VCO）的输出频率锁定在所需频率上，该方案性能良好，但难以达到输出频率覆盖系数的要求，且电路复杂，不适于产生低频信号方案四：采用 FPGA直接数字频率合成器（ DDS），可用硬件或软件实现即用累加器按频率要求对相应的相位增量进行累加，再以累加相位值作为地址码，取存放于 ROM中的波形数据，经 D/A转换、滤波即所得需要波形。

方法简单，频率稳定度高，易于控制• 工作过程为 : • 1, 将存于数表中的 数字波形 ,经数模转换器 D/A,形成模拟量波形 .• 2, 两种方法可以改变输出信号的频率 :• (1) 改变 查表寻址 的 时钟 CLOCK的 频率 , 可以改变输出波形的频率 .• (2) 改变 寻址的 步长 来改变输出信号的频率 .DDS即采用此法 .• 步长即为对数字波形查表的相位增量 .由累加器对相位增量进行累加 ,累加器的值作为查表地址 .• 3, D/A输出的阶梯形波形 ,经低通 (带通 )滤波 ,成为质量符合需要的 模拟波形 .DDS原理设相位累加器的位宽为 2N, Sin表的大小为 2p,累加器的高 P位用于寻址 Sin表 .时钟 Clock的频率为 fc, 若累加器按步进为 1地累加直至溢出一遍的频率为若以 M点为步长 ,产生的信号频率为M称为频率控制字2coutNMff = ⋅2coutNff =该 DDS系统的核心是 相位累加器 ，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中 0~360o 范围的一个相位点。

查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动 DAC，输出模拟量相位寄存器每经过 2N/M 个 fc时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个 DDS系统输出一个正弦波输出正弦波 周期为频率为MTTNco2=2coutNMff = ⋅• 频率控制字与输出信号频率和参考时钟频率之间的关系为：•• 其中 N是相位累加器的字长频率控制字与输出信号频率成正比由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的33%,以避免混叠或谐波落入有用输出频带内• 在图中，相位累加器输出位并不全部加到查询表，而要截断相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声 DAC分辨率一般比查询表长度小 2~4位2)Nout cM ff=•021NM≤≤−通常用频率增量来表示频率合成器的分辨率， DDS的最小分辨率为这个增量也就是最低的合成频率最高的合成频率受奈奎斯特抽样定理的限制，所以有与 PLL不同 ,DDS的输出频率可以 瞬时 地改变 ,即可以实现跳频 ，这是 DDS的一个突出优点，用于扫频测量和数字通讯中，十分方便。

Ncff2min=Δ2max0cff =单元电路设计• 实际电路如图9.3.7所示：显示器20MHz晶振PLL400MHzCLK0∑相位累加器CLK0频率字K124位24位A23~A0∑A23~A14相位字φ1B9~B0Sin波形ROM1DAC放大器CLK0加法器锁存器∑相位累加器CLK0频率字K224位24位C23~C0∑C23~C14相位字φ2E9~E0Sin波形ROM2DAC放大器CLK0加法器锁存器单片机89S51键盘X Y用 FPGA和单片机实现双路正弦信号发生器FPGA三相正弦信号发生器波形ABA-Bdataa[7..0]datab[7..0]result[7..0]add_8inst10address[7..0]clockq[9..0]lrom1inst• WIDTH=10;• DEPTH=1024;• ADDRESS_RADIX=HEX;• DATA_RADIX=HEX;• CONTENT BEGIN• 000 : 1FF;• 001 : 202;• 002 : 205;• 003 : 208;• 004 : 20C;• 005 : 20F;• 006 : 212;• 007 : 215;• 008 : 218;• 009 : 21B;• 00a : 21E;• ……..3fd : 1F6;• 3fe : 1F9;• 3ff : 1FC;• END;up counterclockq[9..0]lpm_counter0inst1data[9..0]gateq[9..0]lpm_latch0inst13存储器加法器计数器 锁存器三相正弦信号正弦信号数据文件Cyclone II FPGA系列简介Altera Cyclone II采用全铜层、低 K值、 1.2伏 SRAM工艺设计 ,裸片尺寸被尽可能最小的优化。

采用 300毫米晶圆 ,以 TSMC成功的90nm工艺技术为基础 ,Cyclone II器件提供了 4,608到 68,416个逻辑单元（ LE） ,并具有一整套最佳的功能 ,包括嵌入式 18比特 x18比特乘法器、专用外部存储器接口电路、 4kbit嵌入式存储器块、锁相环（ PLL）和高速差分 I/O能力Cyclone III FPGA系列简介DDS这种技术的实现依赖于高速数字电路的产生，目前，其工作 速度主要受 D/A变换器的限制 利用正弦信号的相位与时间呈线性关系的特性，通过查表的方式得到信号的瞬时幅值，从而实现频率合成DDS具有超宽的相对宽带，超高的捷变速率，超细的分辨率以及相位的连续性，可编程全数字化，以及可方便实现各种调制等优越性能但存在 杂散大 的缺点，限于数字电路的工作速度 ,DDS的频率上限目前还只能达到 数百兆 ,限制了在某些领域的应用 内置 10位的 D/A转换器、 150MHz相频检测器、充电汞和 2GHz混频器20003.31000AD9858内置 12位两路正交 D/A转换器、高速比较器和可编程参考时钟倍频器12003.3300AD9854内置 12位的 D/A转换器、高速比较器、线性调频和可编程参考时钟倍频器。

12003.3300AD9852内置比较器、 D/A转换器和时钟 6倍频器503/3.3/5180AD9851可编程数字 QPSK/16-QAM调制器11503.3/5165AD9853内置比较器和 D/A转换器4803.3/5125AD9850经济，并行输入，内置 D/A转换器300550AD9830经济，小型封装，串行输入，内置 D/A转换器200550AD983520个管脚的 TSSOP封装并内置比较器252.5～ 5.550AD983410个管脚的 uSOIC封装202.5～ 5.525AD9833低电压，经济，内置 D/A转换器1203.3/525AD9831小型封装，串行输入，内置 D/A转换器1203.3/525AD9832备注最大功耗（ mw)工作电压（ V）最大工作(MHz)型号AD公司的 DDS芯片产品AD公司的产品• AD9859 400 MSPS 10-Bit DAC 1.8 V CMOS Direct Digital Synthesizer• AD9951400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer• AD9952400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with High Speed Comparator• AD9953 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with 1024x32 RAM• AD9954 400 MSPS 14-Bit DAC 1.8V CMOS Direct Digital Synthesizer with 1024x32 RAM, Linear Sweep Block, And High Speed Comparator实现 DDS的几种技术方案• 1, 采用高性能 DDS单片电路的解决方案• 2, 采用分立 IC电路系统实现 ,一般有 CPU,RAM,ROM,D/A,CPLD,模拟滤波器等 组成• 3, CPLD,FPGA实现D/A转换器芯片及其接口电路例如： 满足速度、精度、分辨率及经济性能要求的有：► 通用、廉价的 D/A转换器： AD1408、 AD7524、 AD558。

► 高速、高精度 D/A： AD562、 AD7541► 高速 D/A： AD561、 DAC-08► 高分辨率 D/A： DAC1136、 DAC1137等为了应用的灵活性，有：► 可选择输出电压双极性的： AD7524► 芯片内带有数字寄存器可与 CPU数据总线直接相连的 AD558、AD7524AD7524AD75248位高速权电流型 D/A转换器 AD9708权电流型D/A转换器MAXIM公司的 MAX555为 12位 DAC，转换速度为 300MHz高速 DAC器件典型高速 DAC芯片位数及速率500MHz12DAC650256MHz12DAC600300MHz12MAX555250MHz8AD9701100MHz8AD9708100MHz12AD9760125MHz12AD9762100MHz14AD9764速率位数型号D/A转换器是整个 DDS信。