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计算机组成原理历年真题 - 2023年计算机统考——计算机组成原理局部 11．冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的根据是 A．指令操作码的译码结果 B．指令和数据的寻址方式 C．指令周期的不同阶段 D．指令和数据所在的存储单元 12．一个C语言程序在一台32位机器上运行程序中定义了三个变量x、y和z，其中x和z为int型，y为short型当x=127，y=-9时，执行赋值语句z=x+y后，x、y和z的值分别是 A．x=0000007FH，y=FFF9H，z=00000076H B．x=0000007FH，y=FFF9H，z=FFFF0076H C．x=0000007FH，y=FFF7H，z=FFFF0076H D．x=0000007FH，y=FFF7H，z=00000076H 13．浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位〔均含2位符号位〕假设有两个数X=27×29/32，Y=25×5/8，那么用浮点加法计算X+Y的最终结果是 A．00111 1100010 B．00111 0100010 C．01000 0010001 D．发生溢出 14．某计算机的Cache共有16块，采用2路组相联映射方式〔即每组2块〕。

每个主存块大小为32B，按字节编址主存129号单元所在主存块应装入到的Cache组号是 A．0 B．1 C．4 D．6 15．某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，那么需要上述规格的ROM芯片数和RAM芯片数分别是 A．1、15 B．2、15 C．1、30 D．2、30 16．某机器字长为16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段假定取指令时，每取一个字节PC自动加1假设某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，那么该转移指令成功转移后的目的地址是 A．2023H B．2023H C．2023H D．2023H 17．以下关于RISC的表达中，错误的选项是 A．RISC普遍采用微程序控制器 B．RISC大多数指令在一个时钟周期内完成 C．RISC的内部通用存放器数量相对CISC多 D．RISC的指令数、寻址方式和指令格式种类相对CISC少 18．某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间〔忽略各功能段之间的缓存时间〕分别为90ns、80ns、70ns、和60ns，那么该计算机的CPU时钟周期至少是 。

A．90ns B．80ns C．70ns D．60ns 19．相对于微程序控制器，硬布线控制器的特点是 A．指令执行速度慢，指令功能的修改和扩展容易 B．指令执行速度慢，指令功能的修改和扩展难 C．指令执行速度快，指令功能的修改和扩展容易 D．指令执行速度快，指令功能的修改和扩展难 20．假设某系统总线在一个总线周期中并行传输4B信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，那么总线带宽是 A．10MB/s B．20MB/s C．40MB/s D．80MB/s 21．假设某计算机的存储系统由Cache和主存组成，某程序执行过程中访存1000次，其中访问Cache缺失〔未命中〕50次，那么Cache的命中率是 A．5% B．9.5% C．50% D．95% 22．以下选项中，能引起外部中断的事件是 A．键盘输入 B．除数为0 C．浮点运算下溢 D．访存缺页 43．〔8分〕某计算机的CPU主频为500MHz，CPI为5〔即执行每条指令平均需5个时钟周期〕假定某外设的数据传输率为0.5MB/s，采用中断方式与主机进展数据传送，以32位为传输单位，对应的中断效劳程序包含18条指令，中断效劳的其他开销相当于2条指令的执行时间。

请答复以下问题，要求给出计算过程 〔1〕在中断方式下，CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？ 〔2〕当该外设的数据传输率到达5MB/s时，改用DMA方式传送数据假定每次DMA传送块大小为5000B，且DMA预处理和后处理的总开销为500个时钟周期，那么CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？〔假设DMA与CPU之间没有访存冲突〕 44. 某计算机字长16位，采用16位定长指令字构造，局部数据通路构造如图17所示图17中所有控制信号为1时表示有效、为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从总线打入MDR假设MAR的输出一直处于使能状态加法指令“ADD(R1), R0”的功能为(R0) + ((R1)) ->(R1)，即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存 表1给出了上述指令取指和译码阶段每个节拍〔时钟周期〕的功能和有效控制信号，请按表1描绘方式用表格列出指令执行阶段每个节拍的功能和有效控制信号 存储器〔M〕MemR MemW Data AddrCBDBABMARMARinMDRoutEMDRinMDRMDRineMDRoutPCoutPCPCinR0outR0inR1outR1inAinR0AddR1ACinACoutAALUACPC+1IRIRin表1时钟 C1 C2 C3 C4 功能 MAR<-(PC) MDR<-M(MAR),PC<-(PC)+1 IR<-(MDR) 指令译码 至指令译码部件控制信号图例Xout三态门及其控制信号Xin存放器输入控制信号 有效控制信号 PCout, MARin MemR, MDRinE, PC+1 MDRout, IRin 无 11．C。

考察指令的执行过程 通常完成一条指令可分为取指阶段和执行阶段在取指阶段通过访问存储器可将指令取出；在执行阶段通过访问存储器可以将操作数取出这样，虽然指令和数据都是以二进制代码形式存放在存储器中，但CPU可以判断在取指阶段访问存储器取出的二进制代码是指令；在执行阶段访存取出的二进制代码是数据 12．D考察符号位的扩展 结合题干及选项可知，int为32位，short为16位；又C语言的数据在内存中为补码形式，故x、y的机器数写为0000007FH、FFF7H 执行z=x+y时，由于x是int型，y为short型，故需将y的类型强迫转换为int，在机器中通过符号位扩展实现，由于y的符号位为1，故在y的前面添加16个1，即可将y强迫转换为int型，其十六进制形式为FFFFFFF7H 然后执行加法，即0000007FH+FFFFFFF7H=00000076H，其中最高位的进位1自然丢弃 13．D考察浮点加法运算 根据题意，X可记为00, 111；00, 11〔分号前为阶码，分号后为尾数〕，Y可记为00, ；00, 00 首先对阶，X、Y阶码相减，即00, 111-00, =00, 111+11, 0111=00, 010，可知X的阶码比Y的价码大2，根据小阶向大阶看齐的原那么，将Y的阶码加2，尾数右移2位，可得Y为00, 111；00, 00。

尾数相加，即00, 11+00, 00=01, 00010，尾数相加结果符号位为01，故需进展右规 规格化，将尾数右移1位，阶码加1，得X+Y为01, 000；00, 1000，阶码符号位为01，说明发生溢出 14．C考察Cache与主存的映射方式 由于Cache共有16块，采用2路组相联，因此共有8组，0，1，2，?，7主存的某一字块按模8映射到Cache某组的任一字块中，即主存的第0，8，16?字块可以映射到Cache第0组2个字块的任一字块中，而129号单元是位于第4块主存块中，因此将映射到Cache第4组2个字块的任一字块中 注意：由于在计算机系统构造中和计算机组成原理的某些教材中介绍的组相联跟此处的组相联并不一样，导致局部考生理解错题目考生应以真题为准，以后再出现类似题目，应以此种解答为标准 15．D考察存储器的扩展 首先确定ROM的个数，ROM区为4KB，选用2K×8位的ROM芯片，需要 采用字扩展方式；60KB的RAM区，选用4K×4位的RAM芯片，需要4K?8?2片，2K?860K?8?30片，采用4K?4 字和位同时扩展方式 16．C考察相对寻址 相对寻址EA=(PC)+A，首先要求的是取指令后PC的值。

转移指令由两个字节组成，每 取一个字节PC自动加1，因此取指令后PC值为2023H，故EA=(PC)+A=2023H+06H=2023H 17．A考察RISC的特性 相对于CISC计算机，RISC计算机的特点是指令条数少；指令长度固定，指令格式和寻址种类少；只有取数/存数指令访问存储器，其余指令的操作均在存放器之间进展；CPU中通用存放器多；大局部指令在一个或者小于一个机器周期内完成；以硬布线逻辑为主，不用或者少用微程序控制 18．A考察流水线中时钟周期的特性 时钟周期应以最长的执行时间为准，否那么用时长的流水段的功能将不能正确完成 19．D考察硬布线控制器的特点 硬布线控制器的速度取决于电路延迟，所以速度快；微程序控制器采用了存储程序原理，每条指令都要访控存，所以速度慢硬布线控制器采用专门的逻辑电路实现，修改和扩展困难 20．B考察总线的根本概念 总线带宽是指单位时间内总线上可传输数据的位数，通常用每秒钟传送信息的字节数来衡量，单位可用字节/秒〔B/s〕表示根据题意可知，在2×(1/10MHz)秒内传输了4B，所以4B×10MHz/2=20MB/s 21．D考察Cache的命中率 命中率=Cache命中的次数/所有访问次数，有了这个公式这道题就很容易看出，要注意的一点是看清题，题中说明的是缺失50次，而不是命中50次，仔细审题是做对题的第一步。

22．A考察中断的分类 43.〔1〕按题意，外设每秒传送0.5MB，中断时每次传送4B中断方式下，CPU每次用于数据传送的时钟周期为5×18+5×2=100 为到达外设0.5MB/s的数据传输率，外设每秒申请的中断次数为0.5MB/4B=125 000 1s内用于中断的开销为100×125 000=12 500 000=12.5M个时钟周期 CPU用于外设I/O的时间占整个CPU时间的百分比为12.5M/500M=2.5% 〔2〕当外设数据传输率进步到5MB/s时，改用DMA方式传送，每次DMA传送5 000B，1s内需产生的DMA次数为5MB/5 000B=1 000 CPU用于DMA处理的总开销为1 000×500=500 000=0.5M个时钟周期 CPU用于外设I/O的时间占整个CPU时间的百分比为0.5M/500M=0.1% 44．解答： 第 页 共 页。