二进制加法器.doc

冲［号实验报告课程名称：数程电子技术实验指导老师: 实验名称：:进制加法器设计实验类型: 一、实验目的和要求（必填）三、主要仪器设备（必填） 五、实验数据记录和处理 七、讨论、心得 成绩： 同组学生姓名：二、实验内容和原理（必填） 四、操作方法和实验步骤六、实验结果与分析（必填）一.实验目的•熟悉Quartus II软件的使用；•掌握逻辑功能的VHDL语言描述和原理图描述的方法;•进一步掌握四位串行二进制加法器的设计方法；•掌握用仿真波形验证电路功能的方法二.实验内容和原理实验内容：普 •用原理图方式描述4位全加器的功能；线 •用VHDL语言描述1位二进制全加器的功能；•通过波形仿真验证4位全加器的功能实验原理：1. 4位串行进位二进制全加器AO B0SOAl Bl A2 B2 A3 B3I1__CI A BZs coSI S2 S3 CO4位串行进位二进制全加器以1位全加器的设计为基础，将四个1位二进制全加器串接即可 构成四位二进制全加器；顶层采用原理图描述，底层采用VHDL语言描述，充分发挥原理图描述的直观性和HDL语 言的灵活性2. 1位二进制全加器S = ABCI + ABCI + ABCI + ABCI = A B CICO = ABCI + ABCI + ABCI + ABCI = AB + BCI + ACI三.主要仪器设备：Quartus II!1!实验内容及步01 .创建4位串行进位二进制全加器原理图•创建1位二进制全加器的模块框图;•添加输入、输出端口；•连接符号模块。

3.创建1位二进制全加器的VHDL源文件I/O• VDJINIbir4FIt4coOUOU・・uo* VDJIMPbINFciINPcoOUi OULIBRARY ieee; .•库调用说明USE ieee.std_logic_1164.all; ••程序包调用说明ENTITY adder IS ••实体开始PORTa : IN STD.LOGIC; ••端口说明b : IN STD_LOGIC;ci: IN STD.LOGIC;co:OUTSTD_LOGIC;s:OUTSTD_LOGIC)；END adder; ..实体结束ARCHITECTURE adder.architecture OF adder IS ••结构体开始BEGINs<=a xor b xor ci; •-功能描述co<=(a and b) or (b and ci) or (ci and a);END adder_architecture; ••结构体结束4. 4位二进制全加器仿真测试1新建一个仿真波形文件；2添加需要仿真的输入、输出信号；3给输入信号设置仿真激励；4点击工具栏中的图标启动波形仿真过程；5观察仿真结果。

五.实验数据记录和处理:1 .描述4位全加器的功能的原理图:询 adder4 bdfk AD 口nnTn：n ■□ Mi f d・・・・・・•・・e:0- TypeqaKPUTbNPUTcOWPUTS >OUTPUTC1OUTPUT03 Q:::U0:::::::Ia::2.用其他的表达方式编制的1位二进制全加器的VHDL语言程序:31 PORT32 H (33 a : IN STD_LOGIC;34 b : IN STD^LOGIC；35 cO : IN STD_LOGIC;36 s : OUT STD^LOGIC;37 cl : OUT STD_LOGIC38 )； 一39 — ({ALTERA_IO_END}} DO NOT REMOVE THIS LINE!40 一一41 END adder1;424344 -- Architecture Body4546 □ ARCHITECTURE adderl architecture OF adderl IS47 —4849 HBEGIN50 s<=a xor b xor cO;51 cl<=(a and b) xor (a and cO) xor (b and cO);52 END adderl architecture;53 —3. 4位二进制全加器仿真波形:Val n p37.0 us38.g us39. g us40.9 us4/ us42.g us43. us4丸 9 us [Name15. 0E□ AAA [i[5]X [6]一cz[7] X 〔8]X [93X [10]X [11]X [12]□ BBA [I[2]COA i rI 11_l 1 I 1 1 1| □ ssA [i[73 X[83 r[9]XUQ] X[1Q]X[in r[12]厂[13] r[14] %ime Bar:15.075 ns ，Pointer:40.8 us Interval:40.78 us Start:End:五.思考题：•仿真波形中输入、输出信号如何组合成“组” ？信号的高位、低位如何确定？答：将各个全加器的输入信号Al、A2、A3、A4和Bl、B2、B3、B4分别组合成一组，组成 A4A3A2AU B4B3B2B1两组输入信号；信号由上至下为高位到低位。

• 1位二进制全加器功能的VHDL语言描述还有其他的表达方式吗？答：有，比如逻辑方程、高级语言、真值表、状态图描述等•能否只采用VHDL语言描述实现4位串行进位二进制加法器?答：能，VHDL语言如下：s1<=al xor b1 xorcO ； c 1 <= (alandbl)or(blandcO)or(cOandal)；s2<=a2xor b2 xorc 1 ； c2<= (a2andb2)or(b2andcl)or(clanda2)；s3<=a3xor b3 xorc2 ； c3<= (a3andb3)or(b3andc2)or(c2anda3)；s4< = a4xor b4 xor c3 ； c4<=(a4andb4)or(b4andc3)or(c3anda4)；•能否只采用原理图描述实现四位串行进位二进制加法器? 答：不能，最后需要加上逻辑器件的逻辑函数。