影响fpga设计中时钟因素的探讨(建立与保持时间 写的很好）.doc

♦I K Thoutput图1保持吋间与建立吋间的示意图在旦堂设计的同一•个模块中常常是包含组合逻辑与吋序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立吋间与保持时间建立清晰的概念非常重要下面在认识了建立吋间与保持吋间的概念上思考如下的问题图2同步设计中的一个基木模型图2为统一采用一个輕的同步设计中一个基本的模型图中Teo是触发器 的数据输出的延时；Tdelay是组合逻辑的延吋；Tsetup是触发器的建立时间； Tpd为时钟的延时如果第一个触发器D1建立时间最大为Tlmax,最小为Timin, 组合逻辑的延吋最大为T2max,最小为T2mino问第二个触发器D2立吋间T3与 保持吋间T4应该满足什么条件，或者是知道了 T3与T4那么能容许的最大时钟 周期是多少这个问题是在设计中必须考虑的问题，貝有弄清了这个问题才能保 证所设计的组合逻辑的延时是否满足了要求卜而通过时序图来分析：设第一个触发器的输入为D1,输出为Q1,第二个触 发器的输入为D2,输出为Q2；时钟统一在上升沿进行采样,为了便于分析我们讨论两种情况即第一：假设 时钟的延吋Tpd为零,其实这种情况在FPGA设计小是常常满足的,由于在FPGA 设计中一般是采用统一的系统业，也就是利用从全局时钟管脚输入的时钟,这 样在内部輕的延吋完全可以忽略不计。

这种情况下不必考虑保持吋间，因为每 个数据都是保持一个輕节拍同吋又有线路的延时，也就是都是基于CLOCK的延 迟远小于数据的延迟基础上，所以保持时间都能满足要求，重点是耍关心建立时 间，此时如果D2的建立吋间满足要求那么吋序图应该如图3所示从图中可以看出如果：T~Tco_Tdelay>T3即：Tdelay< T-Tco-T3那么就满足了建立时间的要求，其中T为时钟的周期,这种情况下第二个触 发器就能在第二个时钟的升沿就能稳定的采到D2,吋序图如图3所示图3符合要求的时序图如果组合逻辑的延时过大使得T-Tco-Tdelay那么将不满足要求，第二个触发器就在第二个輕的升沿将采到的是一•个不 定态，如图4所示那么电路将不能正常的工作elkQ2图4组合逻辑的延时过大时序不满足要求从而可以推出T-Tco-T加a x〉= T3这也就是要求的D2的建立时间从上面的时序图中也可以看出，D2的建立时间与保持吋间与D1的建立与保 持吋间是没有关系的，而只和D2前面的组合逻辑和D1的数据传输延吋有关，这 也是一个很重要的结论说明了延吋没有叠加效应第二种情况如果时钟存在延时,这种情况下就要考虑保持吋间了，同时也需 要考虑建立时间。

时钟出现较大的延吋多是采用了异步时钟的设计方法,这种方 法较难保证数据的同步性，所以实际的设计中很少采用此吋如果建立吋间与保 持吋间都满足要求那么输出的吋序如图5所示T d e i a K—rxco f 9图5时钟存在延吋但满足吋序从图5中可以容易的看出对建立时间放宽了 Tpd,所以D2的建立吋间需满 足要求：Tpd + T~T co-T2max> = T3由于建立吋间与保持吋间的和是稳定的一个业周期，如果时钟有延时,同 时数据的延时也较小那么建立时间必然是增大的，保持时间就会随Z减小，如果 减小到不满足D2的保持吋间要求吋就不能采集到正确的数据，如图6所示这时即 T— (Tpd —Tco~T2min)T- (Tpd+T-Tco-T2min) > = T4 即 Tco + T2min-Tpd> = T4从上式也可以看出如果Tpd = 0也就是时钟的延时为0那么同样是要求Teo +T2min>T4,但是在实际的应用中由于T2的延时也就是线路的延时远远大于触 发器的保持吋间即T4所以不必要关系保持吋间图6业存在延吋且保持吋间不满足要求综上所述，如果不考虑时钟的延时那么只需关心建立吋间，如果考虑时钟的延时 那么更需关心保持吋间。

下面将要分析在FPGA设计中如何提高同步系统中的工 作时钟1.2如何提高同步系统中的工作时锂从上面的分析可以看出同步系统吋对D2建立时间T3的要求为：T-Tco-T2max> = T3所以很容易推出T>=T3+Tco+T2max,其中T3为D2的建立吋间Tset, T2为 组合逻辑的延时在一个设计中T3和Tc都是由器件决定的固定值，可控的也 只有T2也就时输入端组合逻辑的延时，所以通过尽量来减小T2就可以提高系统 的工作时钟为了达到减小T2在设计中可以用下面不同的几种方法综合来实现1. 2.1通过改变走线的方式来减小延时以altera的器件为例，我们在quart us里面的timing closure floorplan 可以看到有很多条条块块，我们可以将条条块块按行和按列分，每一个条块代表 1个IJ\B,每个LAB里有8个或者是10个LE它们的走线时延的关系如下：同 一个LAB中（最快）〈同列或者同行〈不同行且不同列我们通过给综合器加 适为的约束（约束要适量，一般以加5%裕量较为合适，比如电路工作在lOOMhz, 则加约束加到105Mhz就可以了，过大的约束效果反而不好，且极大增加综合吋 间）可以将相关的逻辑在布线吋尽量布的靠近一点，从而减少走线的吋延。

1.2.2通过拆分组合逻辑的方法来减小延时由于一般同步电路都不止一级锁存（如图8）,而要使电路稳定工作，时钟 周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率如 图7所示：我们可以将较大的组合逻辑分解为较小的儿块，中间插入触发器，这 样可以提高电路的工作频率这也是所谓“流水线” （pipelining）技术的基木 原理对于图8的上半部分，它輕频率受制于第二个较大的组合逻辑的延时，通 过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时, 消除速度瓶颈图8转移组合逻辑那么在设计中如何拆分组合逻辑呢，更好的方法要在实践中不断的积累，但 是一些良好的设计思想和方法也需要掌握我们知道，冃前大部分FPGA都基于4 输入LUT的，如果一个输出对应的判断条件大于四输入的话就要由多个LUT级 联才能完成，这样就引入一级组合逻辑吋延，我们要减少组合逻辑，无非就是要 输入条件尽可能的少，这样就可以级联的LUT更少，从而减少了组合逻辑引起的 时延我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一•级或多 级D触发器，从而使寄存器与寄存器之间的纽合逻辑减少）来提高工作频率的方 法。

比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率， 我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次 8位的计数器，这样就实现了计数器的切割，也提高了工作频率在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西--般 是经常是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然 会增加LUT的级联，从血增大组合逻辑以一个6输入的计数器为例，我们原希 望当计数器计到111100后状态跳变，现在我们将计数器放到状态机外，半计数 器计到111011后产生个enable信号去触发状态跳变,这样就将组合逻辑减少了 状态机-般包含三个模块，一个输出模块，一个决定下个状态是什么的模块和一 个保存当前状态的模块组成三个模块所采用的逻辑也各不札I同输出模块通常 既包含组合逻辑又包含时序逻辑；决定下一个状态是什么的模块通常又组合逻辑 构成；保存现在状态的通常由时序逻辑构成三个模块的关系如下图9所示图9状态机的组成所有通常写状态机吋也按照这三个模块将状态机分成三部分来写，如下面就 是一种良好的状态机设计方法:/* This is FSM demo programDesign Name : arbiterFile Name : arbiter2. v */module arbiter2 (clock , // clockreset , // Active high, syn resetreq_0 , // Request 0req_l , // Request 1gnt_0 ,gnt 1);// Input Ports input clock ;i nput reset ;input req 0 ;input reql ;// Output Ports output gnt_0 ;output gnt 1 ;// Input ports Data Type wire clock ; wire reset ; wire req_0 ;wire req_1 ;// Out put Por ts Data Typereg gnt 0 ;reg gnt_l ；// Tnternal Constants parameter SIZE = 3 ;parameter IDLE = 3'bOOl ,GNTO = 3,bOlO ,GNT1 二 3'bl00 ;// Internal Variabl es reg [SIZE-1:0] state ;// Seq part of the FSM wire [SIZE-1:0] next state ;// combo part of FSM // Code startes Here assign nextstate 二 fsm function(req_0, req_l); function [STZE-1:0] fsm function;input req一0;input req^l;case(state)IDLE : if (req_0 二二 l'bl)fsm functio门二 GXTO;else if (req 1 == l'bl)fsm function= GNT1;elsefsmfunction 二 IDLE;GNTO : if (req_0 == l'bl)fsm function = GNTO;elsefsmfunction = IDLE;GNTl : if (req_l 二二 l'bl)fsmfunction 二 GNTl;el sefsm function =IDLE;default : fsmfunction = IDLE;endcaseendfunctionalways©(poscdgc clock) beginif (reset 二二 1' bl)state <=IDLE;el sestate <=next state;end// Out put Logic always @ (posedge clock)beginif (reset == l'bl) begingnt_ 0 <= #1 1'bO;gnt_l <= #1 fbO;endelse begincase (state)IDLE : begingnt_0 <= #1 1'bO;gnt_l <= #1 1'bO;endGNTO : begingnt_ 0 <= #1 l'bl;gnt_l <= #1 fbO;endGNTl : begingnt 0 <= #1 1' bO;gnt_l <= #1 l'bl;enddefault : begingnt^O <二 #1 fbO;gnt 1 <= #1 1' bO;e。