数字电路部分二-时序逻辑电路-王翰卓.pdf

第七章时序逻辑电路7.1 常见触发器的功能验证7.1.1 SR触发器74LS279为两个 SR触发器的集成芯片 1S1和 1S2为一个触发器的两个接口连接电路如图，可验证SR触发器的功能U1A74LS279N1Q141Q27~1S12 ~1S23~1R11~1S36~1R25VCC 5VJ1Key = AJ2Key = BVCC012X12.5 V37.1.2 JK触发器通过逻辑分析仪， 观察 J和 K输入的跳变对输出波形的影响实验的一个结果如下U1A74LS112N1Q5~1Q6~1PR41K2~1CLR151J31CLK1VCC5VVCCV1100 Hz 5 V 0XLA1CQT1F41327.1.3 D触发器用 D 触发器构成一个二分频电路将 Q’ 接回到 D 上，用逻辑分析仪对比ClK与 Q 的波形频率结果如图- XLA1CQT1FU1A74LS74D1D21Q5~1Q6~1CLR11CLK3~1PR4V1200 Hz 5 V VCC 5V VCC23107.2 常用时序逻辑电路及其相关设计7.2.1 寄存器应用双向移位寄存器74LS194改串行输入改为并行输出SL 、 SR为串行的数据输入端，S1S0=00 时保持， S1S0=11 时置数，S1S0=10时左移串行输入，由高位移向低位，S1S0=01时右移串行输入，由低位移向高位。

例如下面用左移方式，将 SL产生的四个数据并行输出Word Generator 设置为 Burst模式U174LS194DA3 B4 C5D6SL7QA15 QB14 QC13QD12SR2~CLR1S09 S110CLK11VCC5VV1300 Hz 5 V XWG1RTXOXXOO0161531XLA1CQT1F123 450VCC67897.2.2 计数器7.2.2.1 用 74LS160设计一个六进制的计数器应用异步置零的方法， 当 QDQCQBQA=0110 时， 使异步置零端 CLR ’ =0为保证置零的有效性，加入了改进电路-SR 触发器，使输出为6 的CLOCK 下降沿到来后的整个低电平期间触发器输出恒为低电平U174LS160NQA14 QB13 QC12 QD11RCO15A3 B4 C5 D6ENP7 ENT10~LOAD9 ~CLR1CLK2VCC 5VVCC0V1100 Hz 5 V 04710U7DCD_HEX_GREEN25 6311189采用同步置数法，将四个输入ABCD接为低电平， QDQCQBQA=0101时 LOAD ’ =0U174LS160NQA14 QB13 QC12 QD11RCO15A3 B4 C5 D6ENP7 ENT10~LOAD9 ~CLR1CLK2VCC 5VV1100 Hz 5 V U7DCD_HEX_GREEN2100VCC10564787.2.2.2 验证 74LS290的功能74LS290为 2-5-10 进制计数器。

R01=R02=1 ， S01=S02=0时，输出为 0，R01=R02=0 ，S01=S02=1 时输出为 9S和 R都置为 0 时正常计数INA 接入 clock后，实现二进制计数； INB 接入 clock后，实现五进制计数； INB接到 QA，INA 接 clock时，实现十进制计数如下电路通过开关的切换可以实现不同的计数和置数功能U174LS290DQA9 QB5QD8QC4INB11R911 R923R0112INA10R0213VCC5VU2DCD_HEX_GREEN123V1100 Hz 5 V J1Key = A5VCC0VCC5VJ2Key = B0VCC70J3Key = D4J4Key = C698107.3 时序逻辑电路的设计7.3.1 同步时序逻辑电路的设计7.3.1.1 同步时序逻辑电路的状态化简设计一个串行输入的数据检测器， 连续输入 3 个或 3 个以上 1 时输出为 1，其他情况下输出为0分析：先将该问题抽象出状态转换图设输入为X，输出为 Y电路在没有输入 1 之前状态为 S0，输入一个 1 后状态为 S1 ，连输两个 1，变为S2，输入 3 个或 3 个以上 1 后转为 S3 。

1/0 0/0 0/0 0/0 X/Y 0/0 1/0 1/1 1/1 S2和 S3在相同的输入下有相同的输出，且指向同一个次态，故状态图可化简如下 - 1/0 0/0 0/0 0/0 1/0 1/1 画出 Q1*Q0*/Y 的卡诺图 - X Q1Q0 00 01 11 10 0 00/0 00/0 xx/x 00/0 1 01/0 10/0 xx/x 10/1 将该卡诺图分解为Q1* Q0* Y 三个卡诺图，得到状态方程- 1*10(0)1 '10*1 '0 '(1 ')0 '1 '0QX QX QX X X X Q选用 JK触发器，可得10,1'01',011JXQKXJXQKYXQ连接电路如图 - S000 S2 S1 S3 S0 S3 S0 S3 S000 S2 S1 S0 S2 S0 S2 1Q5~1Q6~1PR41K2~1CLR151J31CLK11Q5~1Q6~1PR41K2~1CLR151J31CLK112VCCVCC7J1Key = XVCC0845V11000 Hz 5 V 09VCC36YQ1Q0 7.3.1.2 同步时序逻辑电路的自启动的设计设计一个七进制计数器， 要求它能够自启动。

已知该计数器的状态转换图及编码如图所示/0 /0 /0 /c /1 /0 /0 /0 分析：先画出次态 Q1*Q2*Q3* 的卡诺图 - Q1 Q2Q3 00 01 11 10 0 xxx 100 001 101 1 010 110 011 111 需要对此卡诺图进行修改使得无效状态000 的次态可以进入有效状态，如将 xxx修改为 010，之后化简结果为 - 1*23(23)1'(23)12*12 '3'(13 ')2 '123*223'23Q Q001 100 010 101 110 Q1Q2Q3 011 111 Q1Q2Q3=011时 C=1 ，故 C=Q1 ’Q2Q3 仍选用 JK触发器，连接电路可实验通过异步置零端将状态置零，看是否可以进入有效循环状态1Q5~1Q6~1PR41K2~1CLR151J31CLK11Q5~1Q6~1PR41K2~1CLR151J31CLK11Q5~1Q6~1PR41K2~1CLR151J31CLK112VCC7V15 Hz 5 V 8093451110Q1 Q2 Q3VCC067.3.2 异步时序逻辑电路的设计用异步时序逻辑电路的设计方法，设计一个8421 码的异步十进制减法计数器。

分析：与同步时序逻辑电路不同， 异步时序逻辑电路的各个触发器不采用统一的激励源作为触发脉冲， 有的是采用其他触发器的输出作为自己的触发脉冲为触发器挑选时钟脉冲要遵循两个原则，第一，触发器的状态发生翻转时必须有时钟信号发生；第二， 触发器不发生翻转时“多余的”时钟信号越少越好异步时序逻辑电路的设计一般采用时序图来进行分析，便于选择合适的触发信号下图为此计数器的时序图clk0 Q0 Q1 Q2 Q3 B 根据以上原则，选择FF0的时钟信号 clk0来自计数输入脉冲， FF1的clk1 来自 Q0’ ，FF2的来自 Q1’ ，FF3的来自 Q0’ 再去由卡诺图列写状态方程、输出方程Q3Q2 Q1Q0 00 01 11 10 00 1001 0000 0010 0001 01 0011 0100 0110 0101 11 xxxx xxxx xxxx xxxx 10 0111 1000 xxxx xxxx 实际需要把没有脉冲触发的状态也作为无关项处理，此时的实际状态为“保持”，但为了方便化简，仍做无关项处理如以Q1 为例，当Q1 处在 Q3Q2Q1Q0为 1001 0111 0101 0011 0001 时，由于期间没有来自 clk1(Q0’ )的下降沿的触发，故Q1的这些状态的次态认为是 x。

同理可得 Q2* Q3* Q0*的卡诺图，修改后的卡诺图为- Q3Q2 Q1Q0 00 01 11 10 00 1x01 xxx0 xxx0 0x01 01 0011 xxx0 xxx0 0x01 11 xxxx xxxx xxxx xxxx 10 0111 xxx0 xxxx xxxx 选用 JK触发器化简后的状态方程为- 3*[(2 '1 ')3 '1 '3].32*[1.2 '1 '.2].21*[(3 '2 ')1 '1 '1].10*[1.0 '1 '0].0QclkQclkQclkQclk进位 B=Q3’ Q2’Q1’Q0’ 其中 .clk 代表触发源，非表示逻辑与按下图连接电路进行仿真1Q5~1Q6~1PR41K2~1CLR151J31CLK11Q5~1Q6~1PR41K2~1CLR151J31CLK11Q5~1Q6~1PR41K2~1CLR151J31CLK11Q5~1Q6~1PR41K2~1CLR151J31CLK1VCCV1100 Hz 5 V 014 7VCC6532891011127.3.3 时序逻辑电路的综合设计实验通过设计自动售货机的时序逻辑电路，对自顶向下和自底向上两种针对较为复杂的时序逻辑电路的设计方法进行选择和比较。

7.3.3.1 设计自动售火柴的时序逻辑电路，投币口每次只能投入一枚五角或一元的硬币 投入一元五角硬币后机器自动给出一盒火柴；投入两枚一元则会给出饮料并找回一枚五角硬币分析：先进行逻辑抽象，设A代表投一元硬币， B代表投五角硬币， Y代表输出火柴， Z代表找五角硬币本例设计的逻辑情况有投三次五角硬币，给火柴；投一次一元，一次五角给火柴；投两次一元给火柴和五角三种设计的情况较少， 可以通过自顶向下的同步时序逻辑电路的设计来实现设未投硬币或投满一元五角的状态为S0，投入一次五角状态为S1 ，投满一元状态为S2时序图如下 - 01/00 00/00 10/10 AB/YZ 01/10 10/00 01/00 00/00 or 10/11 00/00 Q1Q0 AB 00 01 11 10 00 00/00 01/00 xx/xx 10/00 01 01/00 10/00 xx/xx 00/10 11 xx/xx xx/xx xx/xx xx/xx 10 10/00 00/10 xx/xx 00/11 选用 D 触发器来设计，得到11*1''1'0 '000*1'0'0''1101D A BAQBDQBQA BYQ BQ AQAZQ A按如图接入电路， 触发器的 clk 是由 A 和 B的输入产生的， AB一旦有一方输入， FF0和 FF1的 CLK端会有下降沿产生，使用时先将触发器清零，可达到所要求的仿真效果。

00 01 10 Q1*Q0* 00 00 01 01 10 10 VCCU2A1D21Q5~1Q6~1CLR11CLK3~1PR4U1A1D21Q5~1Q6~1CLR11CLK3~1PR4VCCVCCABYZ201918171615VCCVCC10987 6543 2121VCC0232413122214117.3.3.2 设计自动售火柴的逻辑电路， 每次可以投入一枚1 分、2 分或5 分的硬币，累计超过8 分以后，输出一盒火柴，并找回超过8 分的钱分析：本例可能出现多种状态， 为减少工作量， 应考虑用已有的模块来完成电路的功能，即自底向上的设计思路以 X1、X2、X3 代表投入 1 分、2 分、5 分硬币的信号 Y1、Y2、Y3代表找 4 分、2 分、1 分的信号 Z代表输出火柴的信号可用一个四位的加法器和一个四位的寄存器将输入的。