数字集成电路课设-何俊鑫(共35页).doc

精选优质文档-----倾情为你奉上目 录1．目的与任务……………………………………………………………………22.设计题目与要求……………………………………………………………………23.设计的方法与计算分析………………………………………………………23.1 74HC139芯片简介……………………………………………………………33.2电路设计………………………………………………………………………43.3功耗与延迟估算……………………………………………………………164. 电路模拟 ……………………………………………………………………… 214.1直流分析………………………………………………………………21 4.2 瞬态分析……………………………………………………………23 4.3 功耗分析……………………………………………………………………245.版图设计………………………………………………………………………… 27 5.1 输入级的设计………………………………………………………………27 5.2 内部反相器的设计…………………………………………………………27 5.3输入和输出缓冲门的设计…………………………………………………28 5.4内部逻辑门的设计…………………………………………………………29 5.5输出级的设计……………………………………………………………29 5.6连接成总电路图……………………………………………………………30 5.3总图检查……………………………………………………………306.版图整理………………………………………………………………………337.心得体会…………………………………………………………………338.参考文献………………………………………………………………………… 339.附录A ……………………………………………………………………………3410.附录A …………………………………………………………………………35集成电路课程设计1. 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。

2. 设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1） 可驱动10个LSTTL电路（相当于25pF电容负载）；（2） 输出高电平时，|IOH|≤20μA，VOH，min=4.4V；（3） 输出底电平时，|IOL|≤4mA，VOL，man=0.4V；（4） 输出级充放电时间tr=tf ，整条电路链延时小于15ns；（5） 工作电源5V，常温工作，工作频率fwork=30MHz，总功耗Pmax＝150mW(整个芯片)2.2设计要求1. 独立完成设计74HC139芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda(λ)为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求3. 设计方法与计算分析3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示：图1 74HC139芯片管脚图表1 74HC139真值表片选输入数据输出CsA1A0Y0Y1Y2Y300001110011010101101011111011111从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。

A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效2—4译码器的逻辑表达式，如下所示：74HC139的逻辑图如图2所示：图2 74HC139逻辑图3.2 电路设计 本次设计采用的是m12_125模型库的参数进行各级电路的尺寸计算，其参数如下：NMOS: εox= 4.08.8510-12 F/m μn=1215.74 cm2/Vs tox=22510-10 m Vtn=0. V Cj=3.27 10-4 F Cjsw=1.7410-10 FPMOS: εox= 4.08.8510-12 F/m μp=361.941 cm2/Vs tox=22510-10 m Vtp= - 0.63025 V Cj=4.75 10-4 F Cjsw=2.2310-10 F3.2.1 输出级电路设计根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即VIL=Vss, VIH=Vdd 图3 输出级电路（1） 输出级N管（W/L）N的计算当输入为高电平时，输出为低电平，N管导通，且工作性区，而后级有较大的灌电流输入，要求|IOL|≤4mA，VOL，man=0.4V，根据NMOS管理想电流分方程分段表达式： 因此，≈13(2) 输出级P管（W/L）P的计算当输入为低电平时，输出为高电平，P管导通，且工作性区。

同时要求N管和P管的充放电时间tr=tf　，分别求出这两个条件下的（W/L）P，min极限值，然后取大者a) 以|IOH|≤20μA，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式： 因此, =0. ≈1b) N管和P管的充放电时间tr和tf表达式分别为 令tr=tf可以计算（W/l）p,min的值，计算过程如下：=计算得出：0.0237 则42取其中的大值作为输出级P管的尺寸，则=423.2.2 内部反相器中各MOS管的尺寸计算内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求关键点是先求出式中CL（即负载）图4 内部反相器它的负载由以下三部分电容组成：①本级漏极的PN结电容CPN；②下级的栅电容Cg；③连线杂散电容CSi. 本级漏极的PN结电容CPN的计算 CPN＝Cj（Wb）+Cjsw(2W+2b)其中Cj是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取如若最小孔为2λ2λ，孔与多晶硅栅的最小间距为2λ，孔与有源区边界的最小间距为2，则取b＝6λ。

Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据其中采用的模型库参数如下所示：NMOS: Cj=3.27 10-4 F Cjsw=1.7410-10 FPMOS: Cj=4.75 10-4 F Cjsw=2.2310-10 F总的漏极PN结电容应是N管和P管的总和，即：=(3.2710-460.62510-6+21.7410-10)WN+(4.7510-460.62510-6+22.2310-10)WP+260.62510-6(1.7410-10+2.2310-10)=1.5742510-9WN+2.2272510-9WP+2.977510-15注意：此处WN和WP都为国际单位ii. 栅电容Cg的计算 Cg＝Cg，N＋Cg，P＝＋＝（WN＋WP）L此处WN和WP为与本级漏极相连的下一级的N管和P管的栅极尺寸，近似取输出级WN和WP的尺寸将输出级N管和P管的宽长比：（W/L）N=13和（W/L）P=42代入公式进行计算，根据设计规则，λ=0.625μ，L=2λ=1.25μ，代入得：=1.32510-13 Fiii. 连线杂散电容CS CS＝一般CPN＋Cg≈10CS，可忽略CS作用，因此可以得出： CL=1.5742510-9WN+2.2272510-9WP+1.38210-13又因为： 令，并把的值代入公式，根据的条件，计算出WN和 WP的值。

= =0..297则 得到令 则 =得 m因此所以，内部反相器的尺寸为：3.2.3 内部逻辑门MOS的尺寸计算内部逻辑门的电路如图5所示图5 内部逻辑门根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了因此，N管的尺寸放大3倍，而P管尺寸不变，即：代入内部反相器的尺寸得，内部逻辑门的尺寸为：3.2.4 输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度图6 输入级电路（1）输入级提拉管P2的（W/L）P2的计算为了节省面积，同时又能使ViH较快上升，取（W/L）P2＝1若取L=2λ，W=2λ，要特别注意版图的画法，不要违反设计几何规则为了方便画版图，此处的L允许取6λ所以，（2）输入级P1管（W/L）P1的计算此处P1管的尺寸取内部反相器中P管的尺寸，则（3）输出级N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.4～2.4V之间，因此要选取反相器的状态转变电平：又知：代入数据得： →计算得到：又因为，所以，因此，3.2.5缓冲级的设计（1）输入缓冲级由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。

其中Cs经一级输入反相器后，形成，用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加同时为了用驱动，必须加入缓冲门由于A1、A0以及各驱动内部与非门2个，所以可以不用缓冲级Cs的缓冲级设计过程如下：Cs的缓冲级与输入级和内部门的关系如图7所示图中M1为输入级，M2为内部门，M3为缓冲级驱动门M1的P管和N管的尺寸即为上述所述的图7 Cs的缓冲级输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定如果要求尺寸或功耗最佳，级间比值为2～10具体可取N为扇出系数，它的定义是：在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。