基于FPGA的超声波雷达数据采集系统.doc

西南科技大学研究生课程设计报告课程名称： 现代数字系统设计 设计名称：基于FPGA的超声波雷达数据采集系统 姓 名： 王桂山 学 号: 2015000102 课程教师： 刘桂华教授 起止日期： 2015/12/27-2016/1/22 西南科技大学信息工程学院制2设 计 任 务 书学生班级： 现代数字系统设计 学生姓名： 王桂山 学号：2015000102设计名称： 基于FPGA的超声波雷达数据采集系统——EFPG液晶显示屏 起止日期： 2015/12/27-20151/22 课程教师： 刘桂华教授 设计要求：设计要求：（1） 完成对工业超声波雷达通信协议系统设计总）（2） 对该设计进行解析的实时性、准确性验证，证明验证方案的正确性。

3） 给出经过传输到上位机（肖悦）后的数据流，对数据流内的每一帧的起始位、数据位、校验位每个数据位都要有必要的说明4）液晶显示屏能够通过波形图时序图等，完成图像的传输5）液晶显示屏能够显示数据分析变化、颜色变化、微调的数据能够被体现，灵活掌握对阵彩色液晶屏的应用6）液晶显示屏能够通过获得自模数据来显示字符 教学提示：（1） 系统说明系统框图如图1所示 图1 系统框图端口信号说明如表2所示表1 超声波雷达端口信号说明信号I/O说明TranStartI复位信号，低电平复位PortName[7:0]I超声波雷达端口号，有8种取值98、96、97、99、114、115分别代表A、B、C、D、E、H端口Distance[7:0]I距离数据，单位CM，最小值0X15，表示障碍物距离当前端口映射的超声波探头距离15CM，最大值0X250，表示障碍物距离当前端口映射的超声波探头距离250CM，TranStart有效的同时，超声雷达送出数据NextCommand[7:0]I控制命令，具体为8位二进制值8’B10001000，表示当前端口值数据传输完成，预备传输下一端口的值。

TranEndI数据包包尾指示，和数据包最后一个字节同步，且只维持一个时钟周期（2）LCD控制说明 LCD 的接口时序波形如图1所示VSYNC 是场同步信号，低电平有效，从时序图可以看出，VSYNC 是每一场（即也可以理解为每送一幅完整图像）的同步信号；与此类似，HSYNC 是行同步信号，也是在每一行数据传输的开始产生几个时钟周期的低脉冲这两个信号用于同步当前的数据信号，根据固定的脉冲约定，我们在某些时钟上升沿前将图像数据送到数据总线上供 LCD 内部锁存 图2.LCD数据传输说明表2.LCD数据传输的时间参数表3.LCD控制命令传输的时间参数（3） SRAM传输协议 SRAM 内部的结构如图所示，要访问实际的 Momory 区域，FPGA 必须送地址（A0-A14）和控制信号（CE#\OE#\WE#），SRAM 内部有与此对应的地址译码（decoder）和控制处理电路（control circuit）这样，数据总线（I/O0-I/O7）上的数据就可以相应的读或写，其结构如图3所示图3.SRAM数据传输结构框图表4.SRAM数据传输的时间参数序号管脚I/O方向描述1A0-A14Input地址总线2CEnInput芯片使能输入，低有效。

3OEnInput输出使能输入，低有效4WEnInput写使能输入，低有效5I/O[0-7]Input数据输入/输出总线6VCC电源7GND数字地要写数据时，（这里是相对于用 FPGA 操作 SRAM 而言的，软件读写可能有时间顺序的问题需要注意），比较高效率的操作是送数据和地址图4.SRAM读写时序图把 CE#和 WE#拉低然后延时 WCt时间再把 CE#和 WE#拉高，这时就把数据写入了相应地址了，就这么简单读数据就更简单了，只要把需要读出的地址放到 SRAM 的地址总线上，把 CE#和 OE#拉低，然后延时一段时间后就可以读出数据了时序图中列出的相关时间参数如表所示 表5.SRAM时间控制边缘的时间参数表（3）数据采集系统数据采集，又称数据获取，是利用一种装置，从系统外部采集数据并输入到系统内部的一个接口数据采集技术广泛引用在各个领域在该系统中需要将模拟量转换为数据量，而 A/D是将模拟量转换为数字量的器件，他需要考虑的指标有：分辨率、转换时间、转换误差等等而单片机是该系统的基本的微处理系统，它完成数据读取、处理及逻辑控制，数据传输等一系列的任务在该系统中采用的是8052系列的单片机。

而数据的显示则采用的是12864LCD液晶显示屏，该器件比较直观，在生活中接触也较多 数据采集系统一般由信号调理电路，多路切换电路，采样保持电路，A/D,单片机等组成4） 显示部分因为汉字本身的特点，显示汉字始终是计算机在我国应用普及的一个障碍随着单片机和显示技术的发展，加上人们不满足单片机系统采用 LED 数码管的简单显示，利用单片机控制液晶显示成为当前显示系统的主流本文主要引用LCD液晶显示器为显示设备实现的一个可以显示汉字、字符和动态显示汉字的液晶显示器设备基于FPGA的超声波雷达数据采集系统一、 设计目的和意义1.1设计的目的和意义超声波避障技术在车辆运动中广泛应用，现成的车载超声波雷达的优势是性能稳定、多路传感，劣势是难以二次开发为项目开发的需要，解析超声雷达的通信协议就显得重要本设计源于西南科技大学“XX核环境遥操作机器人”的子项目“基于超声扫描的机器人环境障碍信息识别”，有很强的实用性 通过基于FPGA的超声波雷达数据解析系统，深入的理解FPGA设计的原理，理解和运用SRAM数据保存与读取，理解与运用RTC实时时间更新,运用LCD进行数据显示，熟悉UART双向通信，PC端数据采集、处理、保存、调用等常用的FPGA对传感器信号开发的整套流程，有很强的科研与学术价值。

二、 设计原理2.1设计的整体原理 图1 .基于FPGA的超声波雷达数据采集系统框图原理：利用FPGA快速采集I/O口信号与并行处理的能力，将超声波雷达获取的多路距离信息读取，并实时传输由于超声波测量需要的实际驱动频率是40KHz，6路超声波理论上要求单片机响应速度不能低于40*6*8KHz，也就是2MHz，同时UART串口一般波特率要求9600，液晶屏刷新频率72Hz，综合要求单片机没有倍频需要至少20MHz,端口数需要47个故采用Cyclone IV E 系列EP4CE6E22C8芯片，芯片可用I/O引脚多于150，主频25MHz，满足设计的要求2.2设计的硬件组成2.3设计的组成（1）设计内容（2）设计方案（3）项目进度（4）设计思路（5）成果展示三、 详细设计步骤超声波雷达传输协议解析 数据解析的流程数据解析的matlab主程序数据解析的结果FPGA超声波数据采集系统框图数据解析的软件构成：数据解析的FPGA软件构成数据解析的FPGA端软件编程环境数据解析的PC端软件构成数据解析的PC端软件编程环境系统设计原理本设计的硬件电路主要包括上位机、LCD液晶显示屏、SY-CY4学习板、超声波测距模块以及电脑等五大模块组成。

数字电路高度集成化是现代电子发展的大势所趋，片上系统（SOC）的概念也就应运而生它是指在单个芯片上集成一个完整的系统，一般包括系统级芯片控制逻辑模块、微处理器\微控制器内核模块、数字信号处理器模块、存储器或存储器控制模块、与外部通信的各种接口协议模块、含有 ADC\DAC 的模拟前端模块、电源及功耗管理模块，它是一个具备特定功能、应用于特定产品的高度集成电路 原理：总线桥，通俗的理解桥就是用来连接河两岸的，一定听说过主板上的南桥和北桥吧CPU 很好很强大，可以处理海量数据，但是再强大也没法发出声音、显示图像啊，术业有专攻嘛，CPU 就是干数据运算和控制的活，别的基本不管因此，CPU 需要通过桥和外围设备进行信息交互，把需要进行处理的数据接收进来，把处理完的数据发送出去，可能说得不是很专业，但是基本就是这样了CPU的引脚终归是有限的，如果一个CPU要和所有外设都搭个独木桥，那么恐怕咱们的 CPU 要比得上巴掌大才够在肚子底下容下那么多“脚”了这么看，这个桥还真不能是独木桥至少该是一座纵横南北的立交桥，再形象一点说，这座立交桥的交错中心点是贯通的，处于这个中心点的车可以通过处于任何高度的道路驶向四面八方。

那么，我们所说的 CPU 就处于这样的核心位置好，这里不再深入了，总线其实就是 CPU 的一组满足一定协议的引脚的集合，这组 引脚可以和多个同样满足这个特定协议的不同外设进行连接当 CPU 要用这个总线和某个外设交互信息时，就会在它们之间搭起一座“独木桥”，其它外设就只能望桥兴叹总线从某种意义上看就是为了节约引脚而出现的，当然从另一种意义上看也是为了统一信息交互方式而出现的这里 FPGA 外面挂了个“总线桥”，用于这个系统和外部设备交互，其实 FPGA 内部的 SOPC 也有个总线桥，它的名字叫做“Avalon”， Avalon 总线，以后当你越是使用它也就会越多的发现它的强大上面提到 NIOS II 只是一个处理器而已，而 Avalon 总线就是要把 NIOS II 和所有其它在 FPGA内甚至 FPGA外定制的外设连接起来当然你可以理解那个“系统互联逻辑”（System Interconnect Fabric）就是 Avalon，但是请记住，Avalon 只是 System Interconnect Fabric 的一种形式而已 说个桥就说到 FPGA 里面去了，说完才发现其实 FPGA 系统内和常见的嵌入式系统的架构有着异曲同工之妙，个中奥妙只能用心的人才会体味得到了。

系统设计框图三：FPGA液晶显示屏一主要外置硬件： 1、LCD简介LCD 的接口时序波形如图所示VSYNC 是场同步信号，低电平有效，从时序图可以看出，VSYNC 是每一场（即也可以理解为每送一幅完整图像）的同步信号；与此类似，HSYNC 是行同步信号，也是在每一行数据传输的开始产生几个时钟周期的低脉冲这两个信号用于同步当前的数据信号，根据固定的脉冲约定，我们在某些时钟上升沿前将图像数据送到数据总线上供LCD内部锁存 如表所示，这是LCD 时序图中对应的时间参数2、功能简介如图所示，本实例除了 SF-CY4 开发板，还需要 SF-LCD 子板用于连接 3.5 寸 320*240 的真彩色液晶屏FPGA 内部产生 32 级红色的 ColorBar 以及 LCD 时序用于驱动显示LCD 的驱。