chipscope pro详细教程(xilinx在线逻辑分析仪).pdf

1 / 45 ChipScope Pro 实例教程实例教程 宋存杰 1. ChipScope Pro 简介简介 ChipScope Pro 的主要功能是通过 JTAG 口、实时地读出 FPGA 的内部信号基本 原理是利用 FPGA 中未使用的 BlockRAM， 根据用户设定的触发条件将信号实时地保存到这 些 BlockRAM 中，然后通过 JTAG 口传送到 PC 机，显示出时序波形 一般来说，ChipScope Pro 在工作时需要在用户设计中实例化两种核：一是集成逻辑分 析仪核（ILA core，Integrated Logic Analyzer core） ，提供触发和跟踪捕获的功能；二是集成 控制器核（ICON core，Integrated Controller core） ，负责 ILA 核和边界扫描端口的通信，一 个 ICON 核可以连接 1~15 个 ILA 核 ChipScope Pro 工具箱包含 3 个工具：ChipScope Pro Core Generator（核生成器） 、 ChipScope Pro Core Inserter（核插入器）和 ChipScope Pro Analyzer（分析器） 。

ChipScope Pro Core Generator 的作用是根据设定条件生成逻辑分析仪的 IP 核，包 括 ICON 核、ILA 核、ILA/ATC2 核和 IBA/OPB 核等，设计人员在原 HDL 代码中实例化这 些核，然后进行布局布线、下载配置文件，就可以利用 ChipScope Pro Analyzer 设定触发条 件、观察信号波形 ChipScope Pro Core Inserter 除了不能生成 IBA/OPB 核和 ILA/ATC2 核以外，功能与 ChipScope Pro Core Generator 类似，可以生成 ICON 核和 ILA 核，但是它能自动完成在设计 网表中插入这些核的工作，不用手工在 HDL 代码中实例化，在实际工作中用得最多 下图为 ChipScope 的两种使用流程图，左侧为使用 ChipScope Pro Core Generator 流程 右侧为使用 ChipScope Pro Core Inserter 的流程 两种方法各有优缺点， 但由于 ChipScope Pro Core Inserter 更方便一些，可以较好地满足大多数调试要求，建议优先掌握。

本次练习中，第 3、4 两章主要描述了 ChipScope Pro Core Inserter 的流程第 5 章简要 描述了使用 ChipScope Pro Core Generator 的流程 2 / 45 2. 创建简单的创建简单的 ISE 工程工程 2.1 新建新建工程工程 ISE 启动 Xilinx-ISE 3 / 45 新建 ProjectFile - New Project 填入工程的名字以及所在路径Next 选择工程所对应的开发板的器件类型Next 4 / 45 创建源文件窗口因为我们已有了源文件，所以这里直接点击 Next 5 / 45 添加已有的源文件到工程中 选择源文件 led.v 与 led_top.v，打开 由于事先已经把两个源文件都放到了工程目录下， 所以不用选择 Copy to Project， Next 6 / 45 直接点击 Finish，完成工程的创建 7 / 45 选择默认的 Synthesis/Imp + Simulation 即可 2.2 绑定管脚绑定管脚 在 Processes 区域中，选择 User Constraints 下面的 Assign Package Pins，右键点击 Run。

8 / 45 绑定管脚的约束，需要建立 UCF 文件，点击 Yes 自动打开 Xilinx PACE 软件，绑定管脚，时钟输入 clock 与 B8 相连，复位信号 reset_n 与 switch[0]L13 相连，led 的输出信号 diode 与开发板上 8 个 led 灯相连 I/O Name I/O Direction Location Clock Input B8 Diode[0] Output F12 Diode[1] Output E12 Diode[2] Output E11 Diode[3] Output F11 Diode[4] Output C11 Diode[5] Output D11 Diode[6] Output E9 Diode[7] Output F9 9 / 45 Reset_n Input L13 Ctrl+S，保存，在弹出框中选择 XST Defalut 即可，OK然后关闭 Xilinx PACE 软件 2.3 综合综合 在 Processes 区域中，选择 Synthesize – XST，右键点击 Run综合完成后，Synthesize – XST 前面会出现绿色的对勾。

表示综合完成且没有任何错误和警告 10 / 45 2.4 实现实现 在 Processes 区域中，选择 Implement Design，右键点击 Run连续执行翻译 Translate、 映射 Map、布局布线 Place & Route 工作 11 / 45 2.5 产生编程文件产生编程文件 在 Processes 区域中，选择 Generate Programming File，右键点击 Run 2.6 下载编程文件下载编程文件 在Processes区域中， 选择Generate Programming File下面的Configure Device （iMPACT） ， 右键点击 Run 12 / 45 打开 iMPACT 软件选择使用 JTAG 扫描链配置设备 为 FPGA 芯片选择编程文件 led_top.bit 启动时钟切换为 JtagClk 13 / 45 另外两个直接点击 Cancel 即可 14 / 45 右键点击 FPGA 芯片图标，选择编程 Program 15 / 45 点击 OK 下载成功可以看到开发板上的 LED 灯开始流动点亮 16 / 45 3. 配置配置 ChipScope Pro Core Inserter 3.1 添加添加 ChipScope Core Inserter 工程文件工程文件 选择 ChipScope Definition and Connection File，设置文件名称。

选择需要观察内部信号的源文件 17 / 45 工程中出现 led.cdc 文件 18 / 45 3.3 打开打开 ChipScope Pro Core Inserter 打开 led.cdc 文件 19 / 45 在 ISE 中启动 Core Inserter，网表的输入输出目录是 ISE 自动设置的，且其参数只能在 ISE 中改变，不能在 Core Inserter 中修改 3.4 配置配置 ICON 核核 ICON 核是所有核和 JTAG 扫描电路的通信控制器，因此首先对其进行说明，如下图所 示，要指定是否禁止在 JTAG 时钟上插入 BUFG如果选中此项，JTAG 时钟将使用普通布 线资源，而不是全局时钟布线，这样会在 JTAG 时钟线上产生较大的布线延时差别，因此， 在全局时钟资源足够的情况下，应该尽量使 JTAG 时钟使用 BUFG 资源这里不选中此项， 使用 BUFG 资源 20 / 45 3.5 配置配置 ILA 核核 ILA 核的配置分为 3 个部分：触发参数、捕获参数、网线连接 Trigger Parameters 选项卡用于设置触发输入信号和触发条件判断单元Number of Input Trigger Ports 下拉列表中可以选择 ILA 核输入触发端口的数目。

每个 ILA 核最多可以有 16 个输入触发端口每个触发端口都有位宽（触发端口的信号线总数） 、触发条件判断单元的 类型和数目等 Capture Parameters 选项卡用于对存储深度、数据位宽、采样时刻等参数的设置 ChipScope 存储缓冲区所能够存储的最大采样值个数成为存储深度，与数据宽度共同决定了 Block RAM 的占用数如果选中 Data Same As Trigger 选项，则数据与触发信号相同，这是 一种很常用的模式，可以捕获和采集触发逻辑分析仪的任何数据在这种模式下，ILA 核省 略了数据输入端口，可以减小 CLB 和布线资源的占用，但总的数据宽度不能大于 256bit 不选中 Data Same As Trigger 选项时，数据和触发信号完全独立，当采样的数据位宽小于触 发宽度时，能减少采集的数据，节省 Block RAM 资源在本次练习中，我们选择 Data Same As Trigger 这种常用模式，存储深度选择 8192，在时钟上升沿采样 完成捕获参数的设置后，Core Inserter 能够根据相应配置准确给出 Block RAM 的个数， 如下图左侧中 Core Utilization 框所示。

21 / 45 Net Connections 选项卡用于将逻辑分析仪的输入信号和设计中的网线连接起来 由 于目前尚未建立连接，所以 Net Connections 中的所有信号都为红色显示点击 Modify Connection，会弹出 Select Net 配置界面 利用 Select Net 对话框，可以把 ChipScope 的工作时钟、触发信号、数据信号与设计中 的网线连接起来，方法是在右侧选中 ChipScope 的信号，在左侧下方选中需要连接的网线， 单击 Make Connections 按钮，即可完成一条信号线的连接所有信号都连接好之后，单击 22 / 45 Ok 按钮 在本次练习中，我们将 led 设计中的 count[16]选择为采样时钟，而没有选择 led 设计本 身的时钟信号 clock 这是因为我们在设计中使用了 25 位宽的计数器， 计数满一次之后，led 灯才移动一次由于采样深度只有 8192，如果使用 clock 来采样，只能采样 8192 个时钟周 期，这明显是不够的根据测算，我们选择 count[16]为采样时钟，在 8192 次采样后，能采 样到 led 循环 4 次。

采样时钟 采样深度 Led 周期数 Led 周期内采样次数 Count[20] 8192 64 周期数 128 次数 Count[19] 8192 32 256 Count[18] 8192 16 512 Count[17] 8192 8 1024 Count[16] 8192 4 2048 Count[15] 8192 2 4096 Count[14] 8192 1 8192 触发和数据端口与设计中的 diode 输出信号相连 23 / 45 应保证所有端口信号都已经连接， 否则设计无法正确实现， 当端口中的信号全部连接时 端口名字为黑色，否则为红色最后，返回工程中 24 / 45 4. 启动启动 ChipScope Pro Analyzer 4.1 重新运行重新运行 Implement Design ChipScope Core Inserter 产生的网表要被插入到原来的设计网表中，需要重新实现设计 Implement Design，完成翻译、映射、布局布线后生成 BIT 文件，下载到 FPGA 中后，利用 ChipScope Pro Analyzer 分析信号波形 以后每次通过 Core Inserter 修改网表之后，都需要重新运行 Implement Design，重新生 成编程文件。

4.2 重新生成编程文件重新生成编程文件 25 / 45 4.3 运行运行 ChipScopeAnalyzer 选择 Anal。