【毕业论文设计】时钟缓冲器基础》.docx

O丽出z*乂单本科毕业设计英文翻译专业名称 微电子学学生姓名指导教师完成时间 2012.06.10时钟缓冲器基础时钟是当今所有电了设备的基木构件对于同步数字系统中的所有数据转 换，都有一个控制寄存器的时钟大多数系统使用晶体、频率时序发生器（FTG） 或廉价的共鸣器，为同步系统产生精确的时钟脉冲此外，时钟缓冲器用于复制 多个时钟、倍频和分频，甚至可以在时间上提前或滞后时钟边沿在过去儿年， 已经建立了很多时钟缓冲解决方案來解决当今的高速逻辑系统中亟待解决的很 多难题这些难题有：较高的工作频率和输出频率、从输入到输出的传送延时、 引脚Z间输出到输出的偏斜、周期并抖动和长期抖动、扩展频谱、输出驱动强度、 I/O电压标准和兀余度因为时钟器是系统中最快的信号，口通常工作负荷最大, 因此在建立时钟树时应特别注意在木章，我们简单介绍不带锁和环和带锁和环 的缓冲器的基本功能，并说明如何使用这些器件来解决高速逻辑设计难题在当今常见的同步设计中，驱动各种元件通常需要多个时钟信号要复制所 需数量的时钟，需要建立时钟树时钟树从一个时钟脉冲源（如振荡器或外部信 号）开始，驱动一个或多个缓冲器缓冲器的数量通常取决于目标器件的数量和 位置。

以前是使用普通逻辑元件作为时钟缓冲器这在当时已经是足够了，但是他 们对保持时钟信号的完整性作用不大实际上，它们还会对电路造成损害随着 时钊|树速度的增加和时序宽裕度的减小，传送延时和输出偏斜变得愈加重要在 下儿节中，我们将讨论这些旧器件，并解释它们为什么不能满足当今的设计需要 接下來是与现代缓冲器有关的常见术语的定义最后，我们总结现代缓冲器带锁 相环和不带锁相环时的属性常用作时钟脉冲源的频率时序发生器（FTG）是一 种特殊类型的带锁和环时钟缓冲器♦偏斜偏斜是指定同时发生的两个信号在到达时间上的井界偏斜包括驱动器件的 输出偏斜和由电路板线路的布线差异引起的电路板延时的差异由于时钊H言号談 动系统中的很多元件，而且由于所有这些元件为了达到同步必须同时接收到时钟 信号，时•钟信号到达目的地的任何时间差异都将直接影响系统性能偏斜通过改 变时钟边沿的到达來直接影响系统宽裕度因为同步系统中的元件要求时钟信号 同时到达，时钟偏斜减少信息在从一个器件传送到下一个器件所需的周期随着系统速度的增加，时钟偏斜在总周期中所占的比例越來越大当周期是 50ns时，设计时基本上无需考虑时钟偏斜它可以占到周期的20%,而不会产生 任何问题。

当周期降到15ns或更小时，时钟偏斜需要的设计资源量就会增加通 常情况下，这些高速系统的时序预算中仅有10%可用于时钟偏斜，因此很明显， 必须将时钟偏斜减小有两种类型的时钟偏斜影响系统性能时钟驱动器造成内部偏斜，而PCB 布线和设计被称为外部偏斜本书稍后将讨论时钟树的外部偏斜和布局程序tSKEW.INTRINSIC =器件引起的偏斜tSKEW EXTRINSIC = PCB +布线+工作环境引起的偏斜tSKEW = tSKEW_INTRINSIC + tSKEW_EXTRINSIC内部时钟偏斜是由时钟驱动器或缓冲器自身引起的偏斜量除了时钟驱动器 数据手册上的规范外，电路板布线或任何其他设计问题不会引起内部偏斜 ♦输出偏斜输出偏斜也称为引脚到引脚的偏斜输出偏斜是同一器件上同一跃迁的任何 两个输出延时Z间的差值JEDEC将输出偏斜定义为单-•器件的指定输出Z间的 偏斜，该器件的所有驱动输入连接在一起，输出在同一方向切换，并驱动相同的 指定负载图2. 2和图2. 3显示的时钟缓冲器带共同输出Cin,并驱动输出Col.l 到Col」输出上升沿之间的绝对最大差值指定为“输出偏斜”（tSK）目前, 高性能时钟缓冲器中的常见输出偏斜约为200pso♦器件到器件的偏斜器件到器件的偏斜也称为封製偏斜和器件到器件的偏斜。

器件到器件的偏斜 类似于输出偏斜，只是它用于两个或多个相同的器件器件到器件的偏斜被定义 为在相同环境下工作的两个独立器件的任何指定输出Z间的传送延时Z差这些 器件必须由相同的输入信号、电源电压、环境温度、封装、负载、环境等等、图 2・4通过前述示例解释了 tDSKH前的高性能缓冲器的典型兀件到兀件偏斜约为 500pso♦传送延时传送延时（tpd）是当输出从一个指定的电平（低）改变到另一个电平（低） 时，输入和输出电压波形上的指定基准点Z间的时间图2. 3解释了传送延时 当今高性能器件中非带锁相环的器件的延时是3到7ns在相位检测器、环路滤 波器和VC0的帮助下，带锁相环的缓冲器能消除此传送延时♦负载不均衡当使用高速时钟缓冲器或带锁相环时，必须要特别小心，一定要使器件的齐 输出负载相等，以确保保持严格的偏斜容差时钟驱动器的每个输出都有（大多 是电阻性的）固有的输出阻抗（以及一些电感和电容）当每个电阻性输出加载 相同负载时，保持了时钟驱动器严格的偏斜规范如杲负载不均衡，不同输出的 RC时间常数将不同，这样偏斜将和负载小的差值成正比♦输入临界变化发出低偏斜的时钟信号后，时钟接收器必须在保证变动最小的条件下接受时 钟输入。

如果接收器的输入阈电平不相同，时钟接收器将在不同时间相应时钟信 号，这样就产生了时钟偏斜如果一个负载器件的临界为1.2V,另一个负载器 件的临界为1・7V,上升沿速率为lV/ns,负载器件根据输入信号进行切换的点所 导致的偏斜是500pso大多数厂商将它们的TTL器件的额定输入阈电平集中在大 约1・5伏左右不同厂商Z间的输入临界也会略有不同，尤其是因为环境（例如 电压和温度）发生了变化输入阈电平的TTL规范保证在输入电压高于2. 0伏时 为逻辑高电平，在输入电压低于0.8伏时为逻辑低电平这就造成了一个1.2V 的窗口，与电压和温度有关具有CMOS干线不稳定输入的元件的典型输入临界 为Vcc/2,即大约2. 5伏，这远高于TTL电平如果临界不相同，则将由于这些 茅值而出现元件Z间的时钟偏斜已经出现了很多I/O标准，在向不同系统提供 时钟时应考虑所有这些标准下面列岀了一些比较普通的标准的表格，其小列有 标准和输入临界电压♦不带锁相环的时钟驱动器在当今的时钟驱动器结构中，有两种主耍类型：缓冲器类型的器件（不带锁 相环）和反馈类型的器件（带锁相环）在缓冲器类型的（不带锁相环）时钟驱 动器中，输入波通过器件传送，并被输出缓冲器“再次驱动”。

此输出信号直接 跟随输入信号，并有5ns到15ns以上的延时（tPD）这些器件与过去的缓冲器 （例如74F244）不同，原因在于他们是专为时钟信号设计的在74F244上，有 八个输入和八个输出要创建一•到八缓冲器，所有八个输入连接在一起这会导 致驱动信号输入时的过载一到八时钟缓冲器只有一个输入，因此只有一个负载 输出和上升和下降时间也等量匹配，因此不会导致占空比错谋由于其改善的 I/O结构，引脚到引脚的偏斜保持为最小值此器件的输出偏斜，如杲未列示在 数据手册小，则可通过将最大传送延时减去最小传送延时来进行计算对于输出相位不需要与输入匹配的缓冲源信号，例如振荡器，这些类型的器 件是非常好的现在市场上出现了各种不带锁相环的缓冲器，这些器件少则有4 个输出，多则有30个输出一些器件也包括可配置的I/O和内部寄存器，一边进 ♦行输出分频当今最高性能的不带锁相环的LVCMOS时钟缓冲器Z—是B9940LoB9940L是低 压时钟分发缓冲器，能选择差分LVPECL或LVCMOS/LVTTL兼容的输入时钟两个时 钟源可用于服务测试时钟以及主系统时钟所有其它控制输入是LVCMOS/LVTTL 兼容的I•八个输出是2. 5V或3. 3V兼容的，可驱动两个出联端接的50欧姆传输线。

有了这个功能，B9940L的高效扇出端数达到1： 36,输出到输出的偏斜低至150ps, 器件到器件的偏斜750ps,高端操作频率达到200MHz,使B9940L成为用于同步系 ♦统中故套时钟树的理想时钟分发缓冲器这些器件仍面临着器件传送延时的问题所有这些器件的传送延时大约使5nso在同时需要校准缓冲器基准时钟和缓冲器输出的系统小，这些延时将导致 偏斜这些器件也有缺点，即输出波形直接基于输入波形如果输入波形是非 50%占空比时钟，则输出波形将也小于理想的占空比在要求接近50/50输出的 系统中使用这种类型的缓冲器时，需耍使用昂贵的、具有严格容差的品体振荡器这些器件也没有进行相位调整或倍乘输出的能力相位调整允许时钟驱动器 补偿线路传送延时失配，确立和保持时间羌值，而倍频允许根据同一公共基准分 发高低频率时钟必须使用昂贵的兀件和耗时的电路板布线技术来补偿这些缓冲 器样式的时钟驱动器器件的功能性缺点带锁相环的器件已被使用，以便克服这 些缺点♦带锁相环的时钟驱动器第二种类的时钟分发器件使用反馈输入，该反馈输入是它其中-•个输入的函 数反馈输入可从内部或从外部连接到元件如果它是外部反馈，则设计一条线 路将输出引脚连接到反馈引脚。

这种类型的器件通常基于一个或多个锁相环，这 些锁相环路用于校准反馈输入和基准输入的相位和频率由于反馈输入是输出引 脚的反射，则传送延时可得到有效消除除了很低的器件传送延时Z外，这种类 型的结构允许输出信号移相，以补偿电路板级的线路长度失配输出可选择分频、 倍频，或者反相，而与此同时也保持了很低的输出偏斜锁相环有很多令人满意 的特性，其中包括可以倍增时钟频率，纠正时钟占空比和取消输出时钟分发延时 最近几年，有很多带锁相环的时钟缓冲器问世，帮助实现时钟树的设计要求一从 输入信号到输出的零传送延时完全集成的带锁相环可以同时将基准的相位与频 率的输出校准在下面几节中，我们将会看到一些比较常见的带锁相环的时钟缓 冲器及其功能♦零延时缓冲器零延时缓冲器是一种可以将一个时钟信号扇出成多个时钟信号，并使这些输 出Z间有零延时和很低的偏斜的器件此器件很适合用于耍求输入到输岀和输出 到输入的偏斜极小的各种时钟分发应用中零延时缓冲器内置有一个使用基准输 入和反馈输入的锁相环反馈输入由其小一个输出驱动相位检测器调整VC0 的输出频率，使其两个输入没有偏斜或频率羌由于锁相环控制回路包括其中一 个输出及其负载，它将动态补偿加在输岀上的负载。

这意味着从输入到输出有零 延时（该输出驱动反馈，但不受输出负载的影响）注意：这仅是受反馈输入监 控的输出的情况，所有其它输出有输入到输出的延时，而该延时会受输出负载差 异的影响有关这一主题的讨论，请参见“提前或滞后调节” 一节♦提前或滞后调节提前可定义为缓冲器跃迁输出在时间上早于输入基准信号也可将它视作负 延时另一方而，滞后是输出时钟跃迁在时间上迟于输入，是正延时要调节 CY2308上的输出提前或滞后，必须了解REF和FBK Z间的关系以及驱动FBK的 输出与其它输出Z间的关系首先，需耍了解锁相环路的几个特性锁相环在临 界VDD/2下检测FBK引脚的相位，并将它和在相同临界VDD/2时REF引脚的相位 进行比较所有输出同时开始跃迁(包括驱动FBK的输出)改变输出的负载将改变其上升时间，因此也改变输出到达VDD/2临界所需的 时间充分利用这些特性，就可以调节输出到达VDD/2临界与REF输入到达VDD/2 临界的时间差但是不能调节驱动FBK的输出：它在VDD/2时始终与REF输入Z间 有零延时给用于反馈的输出加较大的负载，将可在时间上提前于其它输出通 过给反馈的输出加较小的负载，将可在时间上迟于其它输出。

图2. 8显示输出移 动相对于反馈输出和其它输出负载的茅值的关系图，以微微秒为单位大致原则 是：根据负载差值，调节量为50ps/pFo注意：零延时缓冲器将始终自动调节， 以保持输出的VDD/2点与基准VDD/2。