采用vhdl层次化文件设计一个四位全加器.docx

采用采用 VHDLVHDL 层次化文件设计一个四位全加器层次化文件设计一个四位全加器一、实训目的一、实训目的1.巩固 VHDL 层次化文件设计方法2.培养应用 VHDL 层次化文件设计法的技能二、实训器材二、实训器材计算机与 Quartus Ⅱ工具软件三、实训指导三、实训指导（一）实训原理4 位二进制加法器由 4 个全加器构成，而全加器又由一个半加器和一个或门构成，半加器的真值表如表 5-1 所示：表 5-1 半加器的真值表输入输出absoco0000011010101101半加器的逻辑表达式为：so=NOT(a XOR(NOT b))co=a AND b 一位全加器的真值表如表 5-2 所示：表 5-2 一位全加器的真值表c_ini1i2fsc_out0000000110010100110110010101011100111111（二）实训步骤1.电路模块划分根据算法分析，4 位二进制加法器可由 4 个全加器构成，画出其原理方框图全加器原理方框图如图 5-1 所示而每个全加器又可划分为一个半加器和一个或门这两个更小的模块，画出其原理方框图4 位二进制加法器原理方框图如图 5-2 所示。

VCCi1INPUTVCCi2INPUTVCCc_inINPUT fsOUTPUTc_outOUTPUTabsocohalfaddinstabsocohalfaddinst1a1b1oorgateinst2图 5-1 一位全加器原理方框图VCCcinINPUTVCCa[3..0]INPUTVCCb[3..0]INPUTcoOUTPUTso[3..0]OUTPUTi1i2c_inc_outfsfulladdinsti1i2c_inc_outfsfulladdinst1i1i2c_inc_outfsfulladdinst2i1i2c_inc_outfsfulladdinst3so[0]a[0]b[0]so[1]a[1]b[1]a[2]b[2]so[2]so[3]a[3]b[3]cocin图 5-2 4 位二进制加法器原理框图2.设计底层设计文件（1）设计半减器文件 halfadd.vhd2）设计或门电路文件 orgate.vhd3）设计全加器电路文件 fulladd.vhd，其中把半加器和或门电路文件作为元件调用3.设计顶层设计文件设计顶层设计文件 add4.vhd，其中把全加器文件作为元件调用。

VHDL 代码如下：halfadd.vhd 文件代码如下：ENTITY halfadd ISPORT(a,b:IN BIT;so,co:OUT BIT); END halfadd; ARCHITECTURE a OF halfadd IS BEGINPROCESS(a,b)BEGINso<=NOT(a XOR(NOT b)) AFTER 10ns;co<=a AND b AFTER 10 ns;END PROCESS; END a;orgate.vhd 文件代码如下： ENTITY orgate ISPORT(a1,b1:IN BIT;o:OUT BIT); END orgate; ARCHITECTURE a OF orgate IS BEGINo<=a1 OR b1; END a;fulladd.vhd 文件代码如下： ENTITY fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT); END fulladd; ARCHITECTURE a OF fulladd ISSIGNAL temp_s,temp_c1,temp_c2:BIT; COMPONENT halfaddPORT(a,b:IN BIT;so,co:OUT BIT); END COMPONENT; COMPONENT orgatePORT(a1,b1:IN BIT;o:OUT BIT); END COMPONENT; BEGIN U0:halfadd PORT MAP(i1,i2,temp_s,temp_c1);U1:halfadd PORT MAP(temp_s,c_in,fs,temp_c2);U2:orgate PORT MAP(temp_c1,temp_c2,c_out); END a;add4.vhd 文件代码如下： ENTITY add4 ISPORT(a,b:IN BIT_VECTOR(3 DOWNTO 0);cin:IN BIT;so:OUT BIT_VECTOR(3 DOWNTO 0);co:OUT BIT); END add4; ARCHITECTURE a OF add4 ISSIGNAL temp_co0,temp_co1,temp_co2:BIT;COMPONENT fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END COMPONENT;BEGINU0:fulladd PORT MAP(a(0),b(0),cin,so(0),temp_co0);U1:fulladd PORT MAP(a(1),b(1),temp_co0,so(1),temp_co1);U2:fulladd PORT MAP(a(2),b(2),temp_co1,so(2),temp_co2);U3:fulladd PORT MAP(a(3),b(3),temp_co2,so(3),co); END a;1.编译顶层设计文件把以上各个模块的 VHDL 设计文件放入同一个文件夹中，以顶层文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。

若有错误，则加以纠正，直到通过为止2.仿真顶层设计文件最后，仿真顶层文件，若发现功能错误，应检查其原因，并加以纠正4 位二进制加法器的仿真图如图 5-3 所示：图 5-3 4 位二进制加法器仿真波形图。