触发器及其应用.docx

实验3触发器及其应用数计计科二班丁琴（41） 林晶（39）2011.11.26、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器 件，是构成各种时序电路的最基本逻辑单元1、基本RS触发器图5— 8— 1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能通常称S为置“1”端，因为S=o（R = 1）时触发器被置“ 1”； R为置“ 0”端，因为R=o（S=1）时触发器被置“ 0"，当S = R = 1时状态保持；S = R = 0时，触发器状态不定，应避免此种情况发生，表5-8-1为基本RS触发器的功能表基本RS触发器也可以用两个“或非门”组成，此时为高电平触发有效表 5—8—12、JK触发器在输入信号为双端的情况下， JK触发器是功能完善、使用灵活和通用性较强的一种触 发器。

本实验采用 74LS112双JK触发器，是下降边沿触发的边沿触发器引脚功能及逻辑 符号如图5—8—2所示JK触发器的状态方程为QT1 =JQn+ KQJ和K是数据输入端，是触发器状态更新的依据，若 J、K有两个或两个以上输入端时，组成“与”的关系Q与Q为两个互补输出端通常把 Q=0、Q=1的状态定为触发器 “0”状态；而把Q=1, Q=0定为“1”状态司 以 14| 131【Nio| g|Vic I丽 2R KF 2K 2J2Q)74LS1121CP IK 1J 1St> IQ IQ 2QJl 2I 3| 4| 5| 6| 7| 8|图5—8—2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表 5-8-2表 5—8— 2输入输出SdRdCPJKQn+1Qn+101xXX1010XXX0100XXXjj11J00QnQn11J101011J010111J11QnQn11TXXQnQn注：X— 任意态J一高到低电平跳变T— 低到高电平跳变Qn ( Qn )-现态Qn+1 ( Qn+1)—次态 一不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器3、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=Dn,其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。

有很多种型号可供各种用途的需要而选用如双D74LS74、四 D 74LS175、六 D 74LS174 等图5 — 8—3为双D 74LS74的引脚排列及逻辑符号功能如表14 | 13|_1幺|」1 | 1CJ | V | 8 |2酊 2D 2CP 2的 2Q 2QJ74LS74IRp ID 1CP ISp lU IQ GKD5—8 — 3图 5-8-3表 5-8-374LS74引脚排列及逻辑符号输入输出SdRdCPDQn+1Qn101XX1010XX0100XX11T11011T00111XQnQn输 入输出SdRdCPTQn+101xX110XX011J0Qn11J1Qn表 5一 8一 41[ 2| 3| 4| 5| 6| 7|4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能但可以利用转换的方法获得具有其它功能的触发器例如将JK触发器的J、k两端连在一起，并认它为T端,就得到所需的T触发器如图5—8—4(a)所示，其状态方程为：Qn+1 =TQn + TQnCP CP(a) T触发器 (b) T'触发器图5-8-4 JK触发器转换为T、T'触发器T触发器的功能如表 5-8-4。

由功能表可见，当 T = 0时，时钟脉冲作用后，其状态保持不变；当 T= 1时，时钟脉 冲作用后，触发器状态翻转所以，若将T触发器的T端置“1”，如图5—8—4(b)所示,即得T'触发器在T'触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故 称之为反转触发器，广泛用于计数电路中同样，若将D触发器 Q端与D端相连，便转换成 T'触发器如图5—8 —5所示JK触发器也可转换为 D触发器，如图5—8—6CFCP转畏眼解K图5—8—5 D转成T'图5—8—6 JK转成D5、CMOS触发器(1) CMOS边沿型D触发器CC4013是由CMOS传输门构成白边沿型 D触发器它是上升沿触发的双D触发器，表5—8—5为其功能表，图5-8- 7为引脚排列输入输出SRCPDQn+110XX101XX011XXj00T1100T0000XQn表 5—8—5(2) CMOS边沿型JK触发器0 1| 9 |Vnn Qa 产;t R? SuJ CC4O13H_2]3]~7|5]~6]~Tf图5 —8—7 双上升沿D触发器JK输 入输出SRCPJKQn+110xxX101XXX011XXXj00T00Qn00T10100T01000T11Qn00JXXQn表 5— 8—61后|1与| 14I 1311&I 1 11 10| UIVnn 如龟 CPi R2 Ki J2 S3(CS0275-8_- 8双上升沿J—K触发器Qi 51 CP| Ri Ki Ji Si Vss 1| 2| 3|~4| 5| &| 7| 8|CC4027是由CMOS传输门构成白边沿型 JK触发器，它是上升沿触发的双触发器，表5—8—6为其功能表，图5 —8—8为引脚排列。

CMOS触发器的直接置位、复位输入端 S和R是高电平有效，当S= 1 (或R=1)时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1 (或置0)但直接置位、复位输入端S和R必须遵守RS=0的约束条件CMOS触发器在按逻辑功能工作时，S和R必须均置02、双踪示波器4、单次脉冲源6、逻辑电平显示器74LS74三、实验设备与器件1、+ 5V直流电源3、连续脉冲源5、逻辑电平开关7、CC4027CC4011四、实验内容1、测试基本RS触发器的逻辑功能按图5—8—1,用两个与非门组成基本 RS触发器，输入端 R、S接逻辑开关的输出插 口，输出端 Q、Q接逻辑电平显示输入插口，按表5-8- 7要求测试，记录之表 5 一 8 一 7Rs11 一00一 11 一010一 1002、测试双JK触发与74LS112逻辑功能(1)测试Rd、Sd的复位、甚位功能任取一只JK触发器，Rd、Sd、J、K端接逻辑开关输出插口， CP端接单次脉冲源，Q、 Q端接至逻辑电平显示输入插口要求改变 Rd, Sd (J、K、CP处于任意状态)，并在Rd =0 ( Sd=1)或Sd=0 ( Rd=1)作用期间任意改变 J、K及CP的状态，观察 Q、Q状态。

自拟表格并记录之2)测试JK触发器的逻辑功能按表5—8—8的要求改变J、K、CP端状态，观察 Q、Q状态变化，观察触发器状态更 新是否发生在 CP脉冲的下降沿(即 CP由1- 0),记录之3)将JK触发器的J、K端连在一起，构成 T触发器在CP端输入1HZ连续脉冲，观察 Q端的变化在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位关系，描绘之表 5—8—8JKCPQn+1Qn= 0Qn=1000一 11一0010一 11一0100一 11一0110一 11一03、测试双D触发器74LS74的逻辑功能(1)测试Rd、Sd的复位、置位功能测试方法同实验内容 2、1),自拟表格记录2)测试D触发器的逻辑功能按表5-8-9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0— 1),记录之表 5—8—9D CPQn+1Qn=0 Qn= 1(3)将D触发器的Q端与D端相连接，构成T'触发器测试方法同实验内容 2、3),记录之4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图5-8- 9所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲 CPa及CPb,其频率相同、相位不同。

分析电路工作原理， 并按图5—8—9接线，用双踪示波器同时观察 CP、CPa; CP、CPb 及CPa、CPb波形，并描绘之CPCpACPh图5-8-9 双相时钟脉冲电路五、实验结论实验一：测试基本 RS触发器的逻辑功能，用74LS00两个与非门芯片按图 5—8—7连接，组成基本RS触发器，输入端Rd、Sd接逻辑开关的输出插口，输出端 Q、Q接逻辑 电平显示输入插口，按图 5-8-7进行测试，记录的结果如下：SRQn+1尹0110100111QnQn00空空输入输出RS11 一0100一 1101 一01010一 1010011表 5—8—7由两表进行对比其结果一样，故测试其功能正常且由此可知该触发器具有写1、写0、保持功能实验2: (1) (2)的实验结果如下:输 入输出SRCPJKQn+110XXX101XXX011XXXj00T00Qn00T10100T01000T11Qn0。