2023年Verilog所有知识点.doc

Ｖｅｒiloｇ基础:ﻩ1.间隔符：空格（\ｂ)，Tａｂ（＼t),换行符（\n），换页符 2.注释:/*＊/ 　// 3.标记符，关键词:标记符由英文字母、数字、$符、下划线组成,以英文字母或下划ﻩ 　线开头ﻩ4.逻辑值：0：逻辑假ﻩ1：逻辑真 x或Ｘ:不拟定状态 z或Ｚ:高阻态5. 常量:<1>格式： <+/-><位宽＞’＜基数符号><数值>ｂ/o/d/h:二、八、十、十六进制<2>数字可加下划线:8’ｂ１001_1001表达8位二进制数10011001<３＞科学计数:5E-4: 5*10^4＜４＞运用参数定义语句来定义一个标记符表达常量：pａｒaｍeｔｅr 参数名1=常量1,参数名2＝常量2;例：　 paraｍeｔｅr BIＴ=1,BＹTE=8;6. 字符串：双撇号内的字符序列，不能分多行书写,表达式或赋值语句中字符串要换成ﻩﻩﻩ 无符号整数，用8位ASCII码表达,一个8位AＳCＩI码表达一个字符变量的数据类型:1. 线网(net ｔｙpe）类型：线网类被定义后若没有被元件驱动,则默认值为高阻态 　关键词:wｉre： wire[n-1:0]变量名1,变量名2,…，变量名ｎ；除wirｅ外尚有wａnd、wｏr、tri、triａnｄ、trior、trｉreg2. 寄存器类型:寄存器型变量只能在ｉnitial或always内被赋值,没被赋值默认为x状态。

４种类型的寄存器变量:<1>reｇ：行为描述中对寄存器型变量说明 <2＞ｉntegeｒ:32位有符号整数型 <3＞real：64位有符号实型变量（默认值是0） ＜4＞tｉmｅ:64位无符号时间型①ｒeg:格式:ｒeg［n－1:0]变量名1，…,变量名n；例：ｉｎtｅｇer countｅｒ； 　ｉnitial 　　//initial是过程语句结构，赋值给寄存器类型变量 　　 cｏｕnter=-1；③rｅal:通常用于对实数型常量进行储存运算例：reａl　deｌta;　 　iniｔial　 　 begin　 ｄelｔa=４ｅ10;　 　　 ｄelta=2．13 　 　 end integer i; 　　 　iｎitiaｌ i=deｌtａ;　 　 ／/ｉ得到的值为2④tiｍｅ:重要用于储存仿真时间，只储存无符号整数,常调用系统函数$ｔiｍe例:ｔiｍe current_timｅ;initiａlcurｒeｎｔ_time=$ｔime；Vｅｒilog 基本结构mｏdｕｌｅ 模块名（端口名１,端口名2，…)端口类型说明(ｉnput,ouｔput,inｏut）//ｉnｏｕt是双向端口参数定义；／/将常量用符号常量代替,非必须结构数据类型定义（ｗire，rｅｇ等)实例化底层模块和基本门级元件;连续赋值语句（aｓsiｇn)；过程块结构（iｎiｔial和always）;行为描述语句;endmodule描述方式:①结构描述方式:调用其他已定义好的底层模块对整个电路进行描述，或直ﻩﻩ ﻩﻩ 接调用基本门级元件描述。

②数据流描述方式：使用连续赋值语句对电路逻辑功能进行描述 ③行为描述方式:使用过程块语句结构（ｉnitial，alwaｙs)组合逻辑电路门级建模基本门级元件:ａｎd：多输入与门 or:多输入或门 xor：多输入异或门bｕf：多输出缓冲器 bufif１:高电平有效三态缓冲器 bufif０:低电平有效三态缓冲器nand:多输入与门 nor:多输入或非门 xnｏｒ:多输入异或非门noｔ:多输入反相器 notif1：高电平有效三态反相器notif0:低电平有效三态反相器①多输入门：ａnd　A1（ｏut，in1，in2，in3）；②多输出门:ｂuｆ　B1(oｕt1，out2，…,in）;③三态门:bufｉf1 B1(oｕｔ,in，ctrl）; 　notiｆ１ Ｎ1（oｕt，in，ctrl）； 组合逻辑电路数据流建模　 数据流建模使用的基本语句是连续赋值语句，用于对wire型变量进行赋值，由关键词assiｇn开始，由操作数和运算符组成的逻辑表达式 2选1数据选择器：ｗire A，B，SEL，L;assｉｇｎ L=(A&~SEＬ)|（B&SEL）;组合逻辑电路行为级建模 描述数字逻辑电路的功能和算法，使用alwayｓ结构，后面跟一系列过程赋值语句，给reg类型变量赋值。

1. 条件语句:ｉf:　①if(cｏndition_eｘpr)truｅ_ｓｔａteｍｅnt;②if(condition_expr)true_ｓtatemｅnt; 　else faｌe＿sｔatemｅｎt;③if(ｃondiｔiｏn_ｅｘpr1)true＿sｔateｍent1; 　elｓe ｉf(conditiｏn_ｅxpr2)truｅ-stａtｅmeｎt2; ． ．　　. else　defaulｔ_ｓｔatｅｍent；注:ｉf括号中的表达式若为0，z或ｘ都按“假”解决，否则按“真”处ﻩ 理2. 多支路分支语句:case： ｃaｓe(caｓe_exｐｒ)iteｍ_eｘpr１: ｓtatemeｎｔ１；item＿eｘpr2:statement2;．.．deｆａult: defaｕlt_ｓtatement;　 　//可省略endｃase注：若分支后的语句是多条语句，要在多余语句前加上begin,最后加上ﻩ eｎd3. aｌwayｓ:　 aｌwａｙs @(循环执行条件) 表达括号内的任意一个变量发生变化时,其下面ﻩ ﻩ的过程赋值语句就执行一次,执行完最后一句时,执行挂起，等待变量发生变 ﻩ化，圆括号内的变量被称为敏感变量。

注：①敏感变量互相之间用or连接 ②只能给寄存器变量赋值（reg型）用ｖｅrｉlog描述锁存器和触发器1. 时序电路建模：ａlways @(事件控制表达式/敏感事件表)begiｎ 块内局部变量的定义； 过程赋值语句;　 //左边的变量必须为寄存器数据类型,右边随意end敏感事件分两种类型:电平敏感，边沿触发①电平敏感:ａｌｗayｓ @（SＥL or ａ　oｒ ｂ)SEL,a,b中任意一个信号电平发生变化则后面的ﻩ语句执行一次②边沿触发:ｐosedｇe（上升沿） negedge（下降沿）ａlwaｙs @（posedge CP or　posedｇe CR)时钟信号ＣＰ上升沿到来或清零信号CR跳变为低 电平时，执行之后的语句always内部的赋值语句:阻塞型赋值语句（=号赋值），非阻塞型赋值语句（<=号赋值）①阻塞型赋值语句:按语句由上到下的顺序进行赋值，即有 ﻩﻩ 先后顺序②非阻塞型赋值语句:并行执行,所有语句同时执行赋值注：一个语句块（begin…eｎd)中只允许使用一种类型的赋 值方式，时序电路中采用非阻塞型赋值语句用veｒilog描述时序逻辑电路1. 移位寄存器的Verilog建模：左移:Q<＝｛Dsl,Ｑ[3:1]}将左移输入端Ｄsｌ的数据直接传给输出Q[３］，Q[3]->Q[2],Q［2]->Ｑ[1］,Q[1]->Q［0] (Ｑ[3:1]传给Q[2:０]）右移：Ｑ<=｛Q［3:0],Dｓr};mｏdｕｌe Ｔest＿shiｆt７419４(S1，S0,D,Ｄsl,Dsr，Q，ＣP，CR);inpuｔ S1,S0;input　Dｓｌ，Dsr;input ＣP,CＲ;input　[3:0］D;outpuｔ　[3：０]Q;rｅg [3:0]Ｑ;alwaｙs @　(ｐosedｇｅ ＣＰ ｏr ｎegedｇe　CR）iｆ(~CR)Q<=4'b0000;ｅlsｅ casｅ （{S1,S0}）ﻩ2'b00:Q<=Ｑ； 2'ｂ０1:Q<=｛Q[2:０],Ｄｓr};ﻩ2'b10:Q<={Dsl，Q[3:１]}； 2＇b１1:Ｑ<=D; endcａseendmｏdulｅ2. 计数器的Veｒiloｇ建模：a) 同步二进制计数器：moduｌe counｔer(CEＰ,CEＴ,PＥ，D,CP，CR,Q,ＴＣ);ｉnpｕt　CＥP,CＥT,PE,CP,CR;input [３：0]D;ｏutｐｕt ＴC;outpuｔ [3:０]Q;ｒeｇ [3:0]Q;wｉｒe CE；assign　CE=CＥP&CEＴ;assign　ＴC=CET&(Ｑ=＝4＇b1111）；alwaｙs　＠ （poseｄgｅ CP oｒ nｅgedge　CR)ｉf（~CR）Q＜=４＇b０000;elsｅ if(~ＰＥ)Q<=D；ｅｌｓe iｆ(~CE)Q<＝Q;else　Q<=Ｑ＋1＇b１;enｄmoｄｕleb） 异步二进制计数器:moｄule　ripplｅcouｎｔｅｒ(Q0,Q1,Q2，Ｑ３,CP,CR)；oｕtpuｔ Q0,Q1,Q2,Q３；ｉｎput CP,CR;D_FＦ FF0（Q０,~Q0,ＣP,~CR）;D＿FF ＦＦ1（Q1,~Q１,Q0,~CR);D_FF FF２(Q2,~Q２，Q１，~CR);Ｄ＿ＦF FF３(Q３，~Q3,Ｑ２,~CR);ｅｎdmoｄｕlemodｕｌe D＿FF(Q，Ｄ,ＣP,Rｄ）;outｐｕt　Q;ｉｎｐut D,CP,Rｄ;ｒeｇ Q；ａｌways @ (negｅdgｅ CP　or　neｇedge Rｄ)ｉf(~Rd）Q<＝1'ｂ０;eｌｓe　Q<＝D;endmｏdulec)非二进制计数器：module ｍ10＿ｃouｎｔｅr(CE,CP,ＣR,Q);inｐut ＣE,CP，CR;outｐuｔ [３:0]Q;rｅｇ ［3:０]Q;alwayｓ　@　（poｓedge　CP ｏr negedgｅ CR）iｆ（~CＲ)Q＜=4'ｂ0000;else iｆ（CE）begin　iｆ (Ｑ>=4'b1001)Q<＝4'b0000;else Q<=Ｑ＋1'b1;endeｌse　Q<=Ｑ;endmodｕlｅ所有实验代码及电路波形：十进制可逆计数器实验：代码一(可逆计数器）:mｏdule　ｋeｎiｊｉshuｑi(ｓet,ｃin,clk,clr，upd,ｑ,co）;iｎｐut ｃlk，cｌr，upd，set；inpuｔ[３：0] cｉn ；ouｔput reｇ ｃo;ouｔput　reg[3:０]ｑ;alwaｙｓ@(posedｇe clｋ ｏr negedgｅ ｃlr）begｉn 　 if(!clr) 　if(!ｓet)／／clｅar 0 　　 beｇin 　 　q＝cin； 　　 end　 else 　　 　 begin 　 　　 q＝0;co=0； end else begin 　 　 if(ｕpｄ)／/ａｄd　countｅｒ 　 　 　 begｉn 　 　 　 　 if(q=＝4'd8)cｏ=1'b1；//ｗhen q＝1000ｂ,co=1 　 　 ｅｌse　co=0;/／ｅlse　ｃo=0　 　　 　 　if(q<4。