RS触发器知识讲座.pptx

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,触发器概述,触发器概述,在数字系统中，为了构成实现各种功能的逻辑电路，除了需要实现逻辑运算的逻辑门之外，还需要有能够保存信息的逻辑器件触发器是一种具有记忆功能的电子器件，它具有如下特点：,1）有两个互补的输出端Q和Q能够存储1位二进制码2）有两个稳定状态通常将Q=1和Q=0称为“1”状态，而把Q=0和Q=1称为“0”状态当输入信号不发生变化时，触发器状态稳定不变3）在一定输入信号作用下，触发器可以从一个稳定状态转移到 另一个稳定状态通常把输入信号作用之前的状态称为现态，记作Q,n,和Q,n,，而把输入信号作用后的状态称为触发器的次态，记作Q,n+1,和Q,n+1,为了简单起见，一般省略现态的上标n，就用Q和Q表示现态显然，次态是现态和输入的函数基本R-S触发器,触发器的种类很多，但就其结构而言，都是由逻辑门加上适当的反馈线偶合而成下面介绍几种常用的集成触发器，讨论时以触发方式为线索，重点研究它们的外部工作特性,基本R-S触发器是直接复位-置位触发器的简称,由于它是构成各种触发器的基本部件,所以称为基本R-S触发器。

用与非门构成的基本R-S触发器,基本R-S触发器,工作原理,a.,若R=1,S=1,则触发器保持原来状态不变假定触发器原来的状态为“1”状态(Q=0；Q=1)由于与非门G2的输出端为0，反馈到与非门G1 的输入端，使Q保持1不变，Q为1又反馈到与非门G2 的输入端，使G2 的两个输入端均维持1，从而保证输出Q为0b.,若R=1,S=1,则触发器保持原来状态不变假定触发器原来的状态为“0”状态由于与非门G1的输出端为0，反馈到与非门G2 的输入端，使Q保持1不变，Q为1又反馈到与非门G1 的输入端，使G1 的两个输入端均维持1，从而保证输出Q为0；,R=1且S=1表示无输入信号基本R-S触发器,c.,若R=1,S=0,则触发器置为“1”状态无论触发器原来处于何状态，因为S为0必然使与非门G2的输出端为1，且反馈到与非门G1 的输入端，而 此时门G1 的另一个输入端R也为1，故门G1 的输出端Q为0，使触发器状态为1该过程称为触发器置1d.若R=0,S=1,则触发器置为“0”状态无论触发器原来处于何状态，因为在R端的低电平或负脉冲作用下，触发器的状态肯定为0该过程称为触发器置0e.不允许出现R=0,S=0。

因为当R和S端同时加上负脉冲或低电平时，将使两个与非门的输出Q和Q均为高电平，破坏了触发器两个,输出端的状态应该互补的逻辑关系,此外，当两个输入端的低电平同时被撤消时，触发器的状态将是不确定的因此，R和S不能同时为0基本R-S触发器,逻辑功能及其描述,基本R-S触发器状态表,bmp-rs基本R-S.htm,基本R-S触发器次态真值表,R,S,Q,Q,n+1,1,1,1,1,1,1,0,0,1,0,1,1,1,0,0,1,0,1,1,0,0,1,0,0,0,0,1,d,0,0,0,d,基本R-S触发器次态卡诺图,RS,Q,00,01,11,10,0,d,0,0,1,1,d,0,1,1,Q,n+1,=S+RQ,约束条件：R+S=1,基本R-S触发器,基本R-S触发器功能表,RS,Q,n+1,功能说明,00,d,不定,01,0,置0,10,1,置1,11,Q,不变,或非门构成的基本R-S触发器,基本R-S触发器,次态真值表,简化次态真值表,R,S,Q,Q,n+1,0,0,0,0,0,0,1,1,0,1,0,1,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,d,1,1,1,d,R,S,Q,n+1,功能说明,0,0,Q,不变,0,1,1,置1,1,0,0,置0,1,1,d,不定(不允许),基本R-S触发器次态卡诺图,RS,Q,00,01,11,10,0,0,1,d,0,1,1,1,d,0,Q,n+1,=S+RQ,约束条件：R,S=0,基本R-S(与非门)触发器的小结,它有两个输出端Q和Q，Q和Q永远是反相的，当Q=1，则Q=0；当Q=0，则Q=1，反之亦然。

它有两个状态，当Q=1时称为1态；Q=0时称为0态，恰好代表一个二进位的1和0它有两个输入端R和S端，当R=S=1时，即没有输入信号时，基本R-S触发器的输出在1态时，则将一直保持1态；输出在0态时，则将一直保持0态，这就是触发器的记忆功能不变),不管基本,R-S触发器在1态还是0态，只要S=0，R=1时它将转化为1态(置1)；只要S=1,R=0时它将转化为0态(置0)，这就是外界信号可通过输入端R，S来改变基本R-S触发器的状态，也就是基本R-S触发器有接受外界信息的能力基本R-S(与非门)触发器的小结,通过Q端或Q端可向外界输出基本R-S触发器是1态还是0态，这是传递信息的能力当R=S=0时，Q和Q的输出都是1，这破坏了Q和Q永远是反相的规则这已不是一个触发器正常工作的状态，因而R=S=0是不允许的，这就是约束条件，可以表示为R+S=1基本R-S触发器没有同步脉冲输入端，它是异步方式工作的当R或S由1变成0时，触发器的输出端Q和Q可能马上发生变化，即有直接复位、置位的功能，因而被作为各种性能完善的触发器的基本组成部分但由于R、S之间的约束关系，使它的使用受到一定限制时钟控制,触,触发器,基本R-S触发器,的,的一个特,点,点是直接,控,控制，当,输,输入信号,一,一出现，,触,触发器的,状,状态便随,之,之发生变,化,化。

但实,际,际应用中,，,，往往要,求,求触发器,按,按一定的,时,时间节拍,动,动作，即,让,让输入信,号,号的作用,受,受到时钟,脉,脉冲的控,制,制，因此,在,在触发器,的,的输入端,增,增加了时,钟,钟控制信,号,号，触发,器,器状态的,变,变化由时,钟,钟脉冲和,输,输入信号,共,共同决定,时钟脉,冲,冲确定触,发,发器状态,转,转换的时,刻,刻(何时,转,转换)，,输,输入信号,确,确定触发,器,器状态转,换,换的方向(如何转,换,换)这,种,种具有时,钟,钟脉冲控,制,制的触发,器,器称为,时,时钟控制,触,触发器,常用的四,种,种时钟控,制,制触发器,时钟控制R-S触,发,发器；D触发器,；,；J-K触发器,；,；T触,发,发器时钟控制R-S触,发,发器的逻,辑,辑图：它,由,由4个与,非,非门构成,时钟控制,触,触发器,由时钟控,制,制R-S,触,触发器的,逻,逻辑图可,知,知它是在,基,基本R-S触发器(G1和G2)下,面,面增加两,个,个与非门G3、G4组成的,控,控制门其,其工作原,理,理如下：,当,当时钟,信,信号C没,有,有到来时,，,，即时钟,控,控制端C=0时，,门,门G3、G4被封,锁,锁。

此时,，,，不管R,、,、S端的,输,输入为何,值,值，门G3、G4,的,的输出均,为,为1，触,发,发器状态,不,不变当时钟信,号,号C到来,时,时，即时,钟,钟控制端C=1时,，,，门G3,、,、G4被,打,打开此,时,时，输入R、S端,的,的值可以,通,通过控制,门,门G3、G4作用,与,与上面的,基,基本R-S触发器,即当R=0、S=0时控制,门,门G3、G4的输,出,出均为1,，,，触发器,状,状态保持,不,不变；,当R=0,、,、S=1,时,时控制门G3、G4的输出,分,分别为1,和,和0，触,发,发器状态,置,置成1时钟控制,触,触发器,当R=1,、,、S=0,时,时控制门G3、G4的输出,分,分别为0,和,和1，触,发,发器状态,置,置成0；,当R=1,、,、S=1,时,时控制门G3、G4的输出,均,均为0,，,，触发器,状,状态不确,定,定，这是,不,不允许的,由此,可,可见，这,种,种触发器,的,的工作过,程,程是由时,种,种信号C,和,和输入信,号,号R、S,共,共同作用,的,的；C控,制,制转换时,间,间，R、S确定转,换,换后的状,态,态因此,，,，它被称,为,为时钟控,制,制R-S,触,触发器。

时钟控制R-S触发器功能表,C,R,S,Q,n+1,功能说明,0,X,X,Q,不变,1,0,0,Q,不变,1,0,1,1,置1,1,1,0,0,置0,1,1,1,d,不定(不允许),RS,Q,00,01,11,10,0,0,1,d,0,1,1,1,d,0,次态方程,为,为：Q,n+1,=S+R,Q,约束条件,为,为：R,S=0,时钟控制,触,触发器,基本R-S触发器次态真值表,r,s,Q,Q,n+1,0,0,0,0,0,0,1,1,0,1,0,1,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,d,1,1,1,d,时钟控制R-S触发器次态真值表,C,R,S,Q,r,s,Q,n+1,0,X,X,X,1,1,Q,1,0,0,0,1,1,0,1,0,0,1,1,1,1,1,0,1,0,1,0,1,1,0,1,1,1,0,1,1,1,0,0,0,1,0,1,1,0,1,0,1,0,1,1,1,0,0,0,d,1,1,1,1,0,0,d,时钟控制R-S触发器功能表,R,S,Q,n+1,0,0,Q 不变,0,1,1 置1,1,0,0 置0,1,1,d 不定,时钟控制,触,触发器,上表中，Q表示时,钟,钟C作用,前,前的状态,，,，即现态,；,；Q,n+1,表示时钟C作用后,的,的状态，,即,即次态；d表示当RS=11时，触,发,发器状态,不,不确定。

在,在时钟控,制,制触发器,中,中，时钟,信,信号C是,一,一种固定,的,的时间基,准,准，通常,不,不作为输,入,入信号列,入,入表中对,对触发器,功,功能进行,描,描述时，,均,均只考虑,时,时钟作用(C=1)时的情,况,况根据状态,表,表，可画,出,出时钟控,制,制R-S,触,触发器的,状,状态图特点：时,钟,钟控制R-S触发,器,器虽然解,决,决了对触,发,发器工作,进,进行定时,控,控制的问,题,题，而且,结,结构简单,；,；但输入,信,信号依然,存,存在约束,条,条件，即R、S不,能,能同时为1，且可,能,能出现“,空,空翻”(,在,在计数时,会,会在一个,时,时钟下进,行,行多个计,数,数的错误)现象，,一,一般只用,它,它作为数,码,码寄存器,而,而不宜用,来,来构成具,有,有移位和,计,计数功能,的,的逻辑部,件,件D触发器,D,触发器是,在,在对时钟,控,控制R-S触发器,的,的控制电,路,路稍加修,改,改，使之,变,变成右图,所,所示的形,式,式，克服,了,了时钟控,制,制R-S,触,触发器在,输,输入端同,时,时为1时,的,的状态不,确,确定的问,题,题D触发器,的,的工作原,理,理：当无,时,时钟脉冲,时,时，即C=0时，,控,控制电路,被,被封锁，,无,无论输入,端,端D为何,值,值与非门G3、G4的输出,均,均为1，,触,触发器状,态,态保持不,变,变。

当,时,时钟脉冲,作,作用时，,即,即C=1,时,时，若D=0，,则,则门G4,的,的输出为1、门G3的输出,为,为0，触,发,发器置0,；,；若D=1，则,门,门G4的,输,输出为0,、,、门G3,的,的输出为1，触发,器,器置1；,因,因而，在,时,时钟作用,时,时，D触,发,发器状态,的,的变化仅,取,取决于输,入,入信号D,，,，而与现,态,态无关次态方程,为,为：,Q,n+1,=D,D触发器,基本R-S触发器次态真值表,r,s,Q,Q,n+1,0,0,0,0,0,0,1,1,0,1,0,1,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,d,1,1,1,d,D触发器次态真值表,C,D,Q,r,s,Q,n+1,0,X,X,1,1,Q,1,0,0,0,1,0,1,0,1,0,1,0,1,1,0,1,0,1,1,1,1,1,0,1,D触发器状态表,D,Q,0,1,0,0,1,1,0。