数字逻辑设计第八章(3).ppt

1,第8章 时序逻辑设计实践,SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性,数字逻辑设计及应用,2,移位寄存器,移位寄存器结构 串入串出、串入并出、并入串出、并入并出 MSI移位寄存器 串入并出74x164、并入串出74x166 通用移位寄存器74x194、74x299 移位寄存器的应用 用作计数器、序列发生器 进行串/并转换,3,移位寄存器型计数器,一般结构：,D0 = F ( Q0 , Q1 , , Qn-1 ),环形计数器：,最简单的：D0 = Qn-1,自校正的：D0 = (Qn-2 + + Q1 + Q0),0111,1011,1101,1110,(Qn-2 Q1 Q0),4,扭环计数器：,最简单的实现： D0 = Qn-1,有效 状态,无效 状态,如何得到自校正 的扭环计数器？,5,自校正设计,1、确定有效的状态循环,2、对无效状态进行处理， 使其进入有效循环Q0 Q1 Q2 Q3,1,有 效,无 效,1,D0 = Q3 + Q2Q1,6,= ( (Q2Q1) Q3),D0 = Q3 + Q2Q1,4位8状态自校正的Johnson计数器,7,利用通用寄存器74x194实现环形计数器,Q0 Q1 Q2 Q3,1 0,CLOCK,1 0 0 0,Q0 Q1 Q2 Q3,RESET 载入,自校正的,8,利用通用寄存器74x194实现扭环计数器,S1S0接成左移形式,自校正改进： （法一） D0 = Q3 + Q2Q1,9,利用通用寄存器74x194实现扭环计数器,自校正改进： （法二）利用置数 每当电路出现0XX0 下一状态就是0001 D0 = Q3+Q0,10,线性反馈移位寄存器（LFSR）计数器,LFSR计数器 有 2n-1 种有效状态, 最大长度序列发生器,利用反馈逻辑可以实现 模2模16 的计数器,11,线性反馈移位寄存器（LFSR）计数器,全0态的下一状态？,反馈方程 P535 表8-21,12,典型应用：产生逻辑电路的测试输入信号 用于检错及纠错码的编码和译码电路,13,串/并转换,源模块 Source module,目的模块 Destination module,控制 电路,控制 电路,并-串 转换器,串-并 转换器,并行 数据,并行 数据,串行数据,14,15,并串转换,SYNC,到 目 标,16,SYNC,位数,串并转换,17,顺序脉冲发生器,利用移位寄存器构成 注意自校正（环形计数器 P530） 利用计数器和译码器构成 注意“毛刺”（二进制计数器的状态译码 P513）,18,序列信号发生器, 用于产生一组特定的串行数字信号 例：设计一个 110100 序列信号发生器 利用触发器 利用计数器 利用移位寄存器,19,利用D触发器设计一个110100序列信号发生器,1、画状态转换图,2、状态编码,000101 表示 S0 S5,3、列状态转换输出表,4、得到激励方程和输出方程 考虑未用状态的处理,5、得到电路图,0 0 0 0 0 1,20,用计数器和数据选择器构成序列信号发生器,例：产生一个8位的序列信号 00010111,21,用移位寄存器构成序列信号发生器,例：产生一个8位的序列信号 00010111,1 0 1 1 1 0 0 0,D = Q2Q1Q0 + Q2Q1 + Q2Q0,22,用移位寄存器构成序列信号发生器,例：产生一个8位的序列信号 00010111,23,移位寄存器实现序列检测功能,设计一个110串行序列检测电路，,利用移位寄存器实现,当电路检测到,输入A 连续出现110 时， 输出Z为1,输入A 连续出现110， 且输入B为1 时， 输出Z为1。

24,8.6迭代与时序电路,串行比较器（P547）、串行加法器（P548）,空间与时间的折衷,25,同步设计中的其他问题,8.7 同步系统结构和设计方法,8.8 同步设计中的障碍 竞争和冒险可以不考虑（P548） 时钟偏移（P553） 选通时钟：设计合理的时钟使能端（P557） 异步输入：利用好的同步器协调异步输入,同步系统 分解 模块结构,数据单元 + 控制单元,data unit,control unit,寄存器、计数器、存储器,产生控制信号（状态机）,（P558图8-94 、P561图8-96 、P565）,26,同步系统结构,命令,数据输入,数据输出,控制单元 control unit （状态机）,时钟,条件,27,时钟,控制单元激励输入 数据单元结果输入,28,时钟偏移,同一个时钟信号在不同的时刻到达不同的器件 一个时钟信号的扇出系数不足以驱动所有输入端，有必要提供多个完全相同的时钟（P554图8-86） 使多个时钟信号的输出负载基本平衡 注意时钟信号的通路（P555 图8-87） 将CLOCK信号线布置为树形结构（图8-88）,29,时序逻辑部分小结,第7章 时序逻辑设计原理 第8章 时序逻辑设计实践,30,第7章 基本原理,基本时序元件 锁存器 和 触发器 时钟同步状态机 结构、类型 时钟同步状态机的分析（方法、步骤） 时钟同步状态机的设计,S-R型、D型、J-K型、 T型 电路结构、工作原理、功能表、特征方程、时序特性 不同触发器之间的相互转换,31,第8章 设计实践,小规模集成（SSI）芯片 锁存器和触发器（开关消抖、总线保持） 中规模集成（MSI）芯片 多位锁存器和寄存器 计数器、移位寄存器 同步系统设计的其它问题 迭代、同步系统结构、时序 时钟偏移、选通时钟、异步输入,32,计数器,行波计数器、同步二进制加法计数器的结构 计数器的应用 实现任意模m计数器（分频器） 用作序列信号发生器 获得m中取1码,33,移位寄存器,移位寄存器的结构（串入、并入、串出、并出） 移位寄存器的应用 实现串/并转换 用作序列信号检测器 用作序列信号发生器 移位寄存器型计数器 环型计数器（m中取1码） 扭环计数器 线性反馈移位寄存器（LFSR）计数器,34,第7章教学大纲要求,重点学习掌握：基本时序元件 R-S型、D型、J-K型、T型锁存器、触发器的电路结构，工作原理，时序特性，功能表，特征方程表达式，不同触发器之间的相互转换；钟控同步状态机的模型图，状态机类型及基本分析方法和步骤，使用状态图表示状态机状态转换关系；钟控同步状态机的设计：状态转换过程的建立，状态的化简与编码赋值、未用状态的处理-最小风险方案和最小代价方案、使用状态转换表的设计方法、使用状态图的设计方法。

35,第8章教学大纲要求,重点学习掌握：学习利用基本的逻辑门、时序元件作为设计的基本元素完成规定的钟控同步状态机电路的设计任务：计数器、位移寄存器、序列检测电路和序列发生器的设计；学习利用基本的逻辑门和已有的中规模集成电路（MSI）时序功能器件作为设计的基本元素完成更为复杂的时序逻辑电路设计的方法 学习了解钟控同步状态机电路的设计的其他问题：组合电路与时序电路的比较，大型时序电路的结构划分，时钟歪斜，异步输入等36,第8章 作业,8.13、 8.15、 8.18 8.29、 8.32 、 8. 36 、 8. 39 8. 45 、8. 59 、 8. 61、 8. 64,。