FPGA配置课件.ppt

1. FPGA配置配置(configuration)是对FPGA的内容进行编程的过程每次上电后都需要进行配置是基于SRAM工艺FPGA的一个特点，也可以说是一个缺点FPGA配置过程如下：FPGA配置配置器件器件外部电路将配置数据载入片内配置RAM中外部电路FPGA配置完成配置配置RAM配置配置RAM中的中的配置数据配置数据：：用于控制FPGA内部可编程的内部逻辑、内部寄存器和I/O寄存器初始化，I/O驱动器使能等之后FPGA进入用户模式11.1 FPGA配置方式根据FPGA在配置电路中的角色，可以将配置方式分为三类：1.FPGA主动串行(AS----Active Serial)方式 2. JTAG方式3. FPGA被动(Passive)方式EPCS系列系列配置数据FPGA主动串行主动串行(AS)方式方式1下载工具下载工具或或智能主机智能主机JTAG方式方式2EPC系列系列FPGA仅输出响应信号FPGAFPGA被动被动(Passive)方式方式32根据FPGA在配置电路中的角色，可以将配置方式分为三类：1.FPGA主动串行(AS)方式 2. JTAG方式 3. FPGA被动(Passive)方式EPCS系列系列配置数据FPGA主动串行主动串行(AS)方式方式1下载工具下载工具或或智能主机智能主机JTAG方式方式2EPC系列系列FPGA仅输出响应信号FPGAFPGA被动被动(Passive)方式方式3被动方式可分为下列几种方式： 被动串行方式（PS） 快速被动并行（FPP）方式 被动并行异步（PPA）方式 被动并行同步（PPS）方式 被动串行异步（PSA）方式PS---- Passive Serial FPP---- Fast passive parallel PPA---- Passive parallel asynchronous PPS---- Passive parallel synchronous PSA----Passive Serial Asynchronous 3FPGAEPC DeviceConfigurationControllerMemoryFPGAMAX® II or External ProcessorConfigurationControllerExternal FlashMemoryFPGAFPGAExternalMemoryInitiates configuration processProvides configuration dataConfigurationController主动（主动（AS）方式）方式被动（被动（PS）方式）方式被动（被动（PS）方式）方式JTAG方式方式4配置方式器件类别Stratix IIStratix ,Stratix GXCyclone IICycloneAPEX IIAPEX20K,APEX20KE,APEX20KCMercuryACEX 1KFLEX10K,FLEX10KE,FLEX10KAFLEX6000被动串行（PS）√√√√√√√√√√主动串行(AS)√√√快速被动并行（FPP）√√√被动并行同步（PPS）√√√√被动并行异步（PPA）√√√√√√√被动串行异步（PSA）√JTAG√√√√√√√√√仅支持边界扫描测试Altera FPGA配置方式列表Cyclone FPGA配置方式表配 置 方 式描 述主动串行配置(AS)采用串行配置器件（EPCS1、EPCS4、EPCS16、EPCS64）被动配置（PS）1．采用专用配置器件（EPC1、EPC2、EPC4、EPC8、EPC16）；2．采用配置控制器（单片机、CPLD等）配合Flash；JTAG配置通过JTAG进行配置51.2 FPGA配置过程FPGA的配置包括3各阶段：复位、配置和初始化。

复位复位配置配置初始化初始化进入进入用户模式用户模式配置过程波形图6n1.2 FPGA配置过程FPGA的配置包括3各阶段：复位、配置和初始化复位复位配置配置初始化初始化进入进入用户模式用户模式配置数据写入到器件中器件内部逻辑和寄存器初始化，I/O缓冲使能配置过程波形图7FPGA 配置流程图8Power-Up SequencetimevoltsPower-offPower-UpPower-OnDevice Power SequencePORConfigurationPower supply ramp time, TRAMPDevice ModeUser- ModePOR: Power-On Reset92. Cyclone及Cyclone II FPGA配置Cyclone 以及Cyclone II　FPGA使用SRAM单元来存储配置数据FPGA中的SRAM是易失性的，每次上电之前，配置数据(或压缩的配置数据)必须重新下载到FPGA中下面的2个条件均可使FPGA产生一次配置请求：¨给FPGA重新上电；¨FPGA的nConfig引脚上产生一个低电平到高电平的上升沿10Cyclone及Cyclone II FPGA的配置方式包括：1.FPGA主动串行(AS)配置方式； 2.FPGA被动(Passive)配置方式 ；3.JTAG配置方式 。

用户可以通过设置FPGA上的MSEL0、MESL1两个引脚的状态来选择配置方式各种方式的MSEL0、MESL1设置如下表所列：11MSEL1MSEL0配置方式备注00AS主动（串行配置器件）20M10快速AS主动（串行配置器件）40M，只限Cyclone II01PS被动（CPLD控制）00或1JTAG配置配置方式设置说明：说明：1.在上表中，如果只采用一种配置方式，则可以直接将MSEL0、MESL1连接到VCC（注意要与FPGA的IO口的供电VCCIO相同）或GND；2.如果需要多种配置方式，那么MSEL要用控制器（单片机、CPLD等）来控制以进行切换；3.MSEL管脚在配置开始前必须处于一个固定的状态，因此不能将MSEL管脚悬空12另外，不同型号FPGA的配置文件大小不同，下表中列出了FPGA在不压缩情况下二进制配置文件(.rbf)的最大大小设计者可以根据配置文件的大小来选择合适的配置器件和其它存储器并可使用压缩功能，来减小配置文件的大小器件类型器件型号数据大小（Bits）数据大小（Bytes）CycloneEP1C3627,37678,422EP1C4924,512115,564EP1C61,167,216145,902EP1C122,326,528290,816EP1C203,559,608444,951Cyclone IIEP2C51,265,792152,998EP2C81,983,536247,974EP2C203,892,496486,562EP2C356,858,656857,332EP2C509,963,3921,245,424EP2C7014,319,2161,789,902132.1 主动串行配置主动串行配置方式(AS)是将配置数据事先存储在串行配置器件EPCS中,然后在系统上电时Cyclone及Cyclone II FPGA通过串行接口读取配置数据（如果是压缩数据，还会进行解压缩处理）对内部的SRAM单元进行配置。

因为上述配置过程中FPGA控制配置接口，因此通常称为主动配置方式14说明：说明：1.因为FPGA上的nSTATUS、CONFIG_DONE管脚都是开漏结构，所以都要接上拉电阻FPGA的片选脚nCE必须接地主动串行配置的电路原理图15Multi-Device AS ConfigurationsMultiple-device AS configurationnSTATUSCONF_DONEnCONFIGnCE DATA[0] nCEODCLKnCSOASDO MSEL[n..0]GNDVCCCONF_DONEnSTATUSnCE nCEOnCONFIGDCLK MSEL[n..0]DATA0Serial Configuration Device DATA DCLK nCS ASDIVCCVCCBuffersVCCVCCVCCMultiple-device PS configuration when both devices receive the same datanSTATUSCONF_DONEnCONFIGnCE DATA[0] nCEODCLKnCSOASDO MSEL[n..0]GNDCONF_DONEnSTATUSnCE nCEOnCONFIGDCLK MSEL[n..0]DATA0Serial Configuration Device DATA DCLK nCS ASDIBuffersGNDMultiple-device AS configuration, same data16 串行时钟(DCLK)在配置结束后内部振荡器关闭。

下表列出了DCLK的输出频率对于Cyclone II FPGA，通过MSEL[]可以选择时钟为20MHz或40MHz配置的时间与配置文件大小以及DCLK的频率有关，关于AS方式配置时间的估算请见下一小节器件最小典型最大单位Cyclone141720MHzCyclone II10132020264017 用户可以在QuartusII软件中选择，用哪一个时钟来进行FPGA寄存器和用户I/O口的初始化、以及是否在配置出错后重新开始配置等内容如下图所示的弹出窗口：功能复用引脚设置182.2 主动串行配置(AS)的配置时间估算主动串行配置时间为串行配置器件数据传送到FPGA的时间，这取决于DCLK的频率以及配置文件的大小以Cyclone EP1C6器件为例，非压缩的.rbf格式配置文件的大小为1167216位、DCLK最低频率为14MHz(71ns)，则最大配置时间为：1167216*71ns＝82872336ns≈83ms当DCLK的典型频率为17MHz(59ns)时，配置时间为：1167216*59ns=68865744ns ≈69ms19如果允许配置数据压缩，由于配置时要对数据进行解压缩，需要增加配置时间，一般要增加50％的配置时间，即EP1C6器件在采用压缩数据进行配置时需要约103.5ms的时间。

此外，在配置完成后紧接着的FPGA寄存器和用户I/O口初始化也需要消耗一定的时间（Cyclone为136个时钟周期，Cyclone II为299个时钟周期），当不采用CLKUSR管脚时钟，而使用FPGA内部10MHz时钟时，Cyclone EP1C6消耗13.6us的初始化时间202.3 JTAG配置通过JTAG接口，利用Quartus II软件可以直接对FPGA进行单独的硬件重新配置Quartus II软件在编译时会自动生成用于JTAG配置的.sof文件如果同时使用AS方式和JTAG方式来配置FPGA，JTAG配置方式拥有最高的优先级，此时AS方式将停止，而执行JTAG方式配置JTAG配置的电路原理图21…Pin 1Download Cable 10-Pin Male Header (JTAG Mode)nSTATUSnCONFIG CONF_DONEDCLKMSEL[n..0]nCETDI TMS TCK TDOnSTATUSnCONFIG CONF_DONEDCLKMSEL[n..0]nCETDI TMS TCK TDO…………………VCCVCCVCCVCCVCCVCCVIOJTAG Configuration of Multiple Devices22管脚描述功 能TDI测试数据输入指令、测试以及编程数据的串行输入。

数据在TCK的上升沿移入如果电路板上的JTAG不需要，可以将该管脚连接到VCCTDO测试数据输出指令、测试以及编程数据的串行输出数据在TCK的下降沿移出在没有数据移出时，该管脚是高阻态如果电路板上的JTAG不需要，可以不连接该管脚TMS测试模式选择控制信号输入管脚，控制信号决定测试访问端口控制状态的转换状态的转换出现在TCK的上升沿因此，TMS必须在TCK上升沿之前建立如果电路板上的JTAG不需要，可以将该管脚连接到VCCTCK测试时钟输入边界扫描测试(BST)电路的时钟输入一些操作发生在其上升沿，一些发生在下降沿如果电路板上的JTAG不需要，可以将该管脚连接到GND 利用Quartus II软件和USB Blaster、ByteBlaster II等下载电缆可下载配置数据到FPGAQuartus II软件可以验证JTAG配置是否成功JTAG配置通过下载电缆使用SOF、Jam或者JBC文件直接对FPGA进行配置，这种配置方式只能用于调试阶段，因为，掉电后FPGA中的配置数据将丢失 JTAG各引脚功能描述各引脚功能描述23Altera FPGA的配置芯片可以分为3类：1.增强型配置器件：EPC16、EPC8、EPC4；2.主动串行配置器件：EPCS64、EPCS16、EPCS4和EPCS1；3.普通配置器件：EPC2、EPC1、EPC1441。

3. 配置芯片各配置芯片的属性如下表所示：24EPC Devices Capacities and FeaturesDeviceMemory Size (bits)On-Chip Decompression SupportedISP SupportCascading SupportReprogrammableOperating Voltage (V)EPC1616,777,216YesYesNoYes3.3EPC88,388,608YesYesNoYes3.3EPC44,194,304YesYesNoYes3.3EPC21,695,680NoYesYesYes5.0 or 3.3EPC11,046,496NoNoYesNo5.0 or 3.3EPC1441440,800NoNoNoNo5.0 or 3.3FPGAEPCCCFM25EPCS Devices Capacities and FeaturesDeviceMemory Size (bits)On-Chip Decompression SupportedISP SupportCascading SupportReprogrammableOperating Voltage (V)EPCS128134,217,728NoYesNoYes3.3EPCS6467,108,864NoYesNoYes3.3EPCS1616,777,216NoYesNoYes3.3EPCS44,194,304NoYesNoYes3.3EPCS11,048,576NoYesNoYes3.3FPGAEPCSCCFM26or=Choosing a Configuration Device (1/2)27EP3C25EPC16CCFMEP1AGX35CEP3C25EPCS16CCFMEP1AGX35CChoosing a Configuration Device (2/2)284. 配置的软件设置在Quartus II软件中，可以设置配置方式和配置芯片。

配置选项卡29配置方式配置方式(AS、、PS)选择选择配置模式配置模式(本地或远程本地或远程)选择选择配置器件配置器件(EPCS系列、系列、EPC系列系列)压缩配置选项卡30【General】选项卡，用于配置的通用选项315. 配置文件的压缩Quartus II 为Cyclone、Cyclone II以及StratixII提供了配置数据可压缩特性，用户可以为FPGA选择容量较小的EPCS器件，以节省成本ALTERA给出对配置数据的压缩率可达到35到60%当在Quartus II软件中使能压缩特性时，软件自动采用压缩配置数据来生成POF配置文件通过压缩后的配置文件减小了对配置器件或Flash的存储空间需求32有两种方法来使用压缩特性：1.在用户设计编译前，可在编译设置菜单中来选择压缩特性；2.在用户设计编译后，可利用File菜单中的文件转换器Convet Programming Files进行压缩通过文件转换可利用SOF文件生成各种格式的压缩文件方法一：编译前选择压缩特性方法二：用文件转换器进行压缩336. 配置可靠性及电路设计注意事项6.1 配置的可靠性Altera的FPGA结构中设计了一些保护电路来减小电源上电和数据噪声的影响，使基于SRAM工艺的FPGA可靠性大大提高。

为了提高可靠性主要采取了以下几个方面：1．在配置过程中，采用CRC电路对输入到FPGA中的每一帧配置数据进行校验，确保配置数据的正确性；2．Altera FPGA提供了保护电路，要求在系统掉电后重新配置，以保证FPGA在系统掉电时的高可靠性346.2 电路设计注意事项在配置电路设计时，通常应该注意下面几点： 1．在设计DCLK和TCK时，要将其当作高速的时钟信号来处理； 2． 在 有 多 片 FPGA配 置 链 中 ， 一 般 建 议 将 各 片 FPGA的 DCLK、DATA0(DATA[7..0]、nCONFIG、nSTATUS、和CONF_DONE信号连在一起这样可以确保各FPGA配置同时开始和结束； 3．确保FPGA配置管脚的电平和配置器件的电平兼容； 4．确保所有配置管脚按照FPGA的数据手册进行连接357. 下载配置文件到FPGA要使用JTAG下载配置数据到FPGA，首先要生成可用于JTAG下载的配置数据文件，这些配置数据文件包括：.sof、.Jam以及.JBC一般来说，JTAG方式利用SOF文件即可，JAM和JBC可以不用利用JATG接口下载配置数据到FPGA的过程，如下：36①①②②③③④④⑤⑤JTAG下载配置数据过程37⑥⑥⑦⑦JTAG下载配置数据过程388.下载配置文件到下载配置文件到EPCSEPCS利用ByteBlasterII(或USB_Blaster)、AS接口、.pof配置文件以及QuartusII的Programmer可直接对EPCS进行编程，这种方式速度快，但需要专门的AS接口。

下载过程如下：编译前指定编译前指定AS方式和方式和EPCS类型类型39①①②②③③④④⑤⑤EPCS的AS编程40⑥⑥⑦⑦41。