频率步进信号的处理技术 开题报告-直接频率合成技术.pdf
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直接频率合成技术曾大治北京理工大学 雷达技术研究所dazhi@010-68912856目录 1 频率合成技术概述 2 DDS原理及系统参数设计 Z 2.1 DDS基本架构原理 Z 2.2 DDS特点 Z 2.3 DDS系统参数设计 3 DDCS原理及系统参数设计 Z 3.1 基本结构原理 Z 3.2 DDS系统参数设计 4 DDS/DDCS硬件系统设计 Z 4.1 DDS系统实现方式 Z 4.2 基于专用 DDS硬件系统设计 Z 4.3 基于 FPGA的高速DDS 硬件设计1 频率合成技术概述 频率合成技术的意义 Z 晶体振荡器，其频率值单一，只能在很小的频段内微调 应用广泛：雷达、通信、广播电视、仪器仪表 Z 发射通道基准信号 Z 接收通道本振信号等 三种频率合成技术 Z 直接频率合成法 Z 锁相频率合成法 Z 直接数字频率合成法（DDS ）方法一：直接频率合成法 采用单个或多个不同频率的晶体振荡器作为基准信号源，经过具有加减乘除四则运算功能的混频器 、 倍频器 、 分频器 和具有选频功能的滤波器 的不同组合来实现频率合成倍频器 分频器 混频器M×N÷ +qfofrfrqofNMff += 主要优点 ： Z 频率转换时间短 Z 理论上可产生任意小的频率间隔 主要缺点 ： Z 频率范围有限 Z 频率间隔不能太多 Z 采用的大量倍频器、分频器和混频器等，增大了输出信号的噪声 Z 设备庞大，造价较高举例：跳频频综•图中基准频率是由谐波发生器提供，发生器引出 4条谐波输出线•只需改变三个频率选择开关的连接位置，产生 16MHz步进， 64点跳频的本振信号数字锁相频率合成法VCOLFPD程序分频器N÷rfNfo频道选择rfNf ⋅=0•基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器综合出大量离散频率的一种技术。
•由基准频率产生器提供一个高稳定度的参考频率，锁相环路利用其良好的窄带跟踪特性，使频率准确的锁定在参考频率或其N 次谐波频率上rfNf ⋅=0 Z 优点：结构简单，输出频率纯度高，易于得到大量的离散频率 Z 缺点：瞬时频率稳定度较差，频率转换时间较长方法三：直接数字频率合成（DDS ） Direct Digital Frequency Synthesis （简称DDS ） 完全摆脱了传统的频率合成技术的思路 Z 传统的频率合成技术是通过对频率的加、减、乘、除运算来实现的 Z DDS与之不同，是通过对相位的运算进行频率合成的它的主要理论依据是时域抽样定理，即Nyquist定理频率合成器的主要技术指标 工作频率范围 Z 频率合成器最高与最低输出频率所确定的频率范围，称为频率合成器的工作频率范围 频率间隔 Z 每个离散频率之间的最小间隔称为频率间隔，又称频率分辨力（率） 频率转换时间 Z 由一个工作频率转换到另一个工作频率并使后者达到稳定工作所需的时间 频谱纯度 Z 频谱纯度是指输出信号接近正弦波的程度2.DDS原理及系统参数设计2.1 基本原理架构 基本结构： Z 参考时钟 Z 相位累加器 Z 存储器 (ROM) Z 数模转换器 (DAC) Z 滤波器 (LPF)DDS的基本结构以及信号波形相位累加器结构时钟 fckDQ+K相位输出基本原理 将整个周期的相位 2π分割为M 等份 ,每一份 为可选择的最小相位增量。
若每次的相位累加增量取 ，此时相位增长的斜率最小，得到最低频率输出：若每次的相位增量选择为 的K倍，即可得到信号频率：ϕΔMπσ 2=σMfTfcco==πσ2minccfMKTKf == πσ 2/0σ2.2 DDS特点DDS的优点： Z 工作频率范围宽 DDS的工作频率下限对应与频率控制字K=1的情况，即 DDS的最高频率受限于时钟频率和抽样定理，一般采用 DDS的工作频率范围为Ncoff2min=%40ma×=coff%402minma×=Nooffcf工作频率范围可达 109量级以上DDS特点（续1 ） Z 极高的频率分辨力 DDS的最小频率步进量就是它的最低输出频率，例如：当 ，则频率分辨力可达0.18× 10－ 6Hz传统频率合成技术要实现这样的频率分辨力是十分困难的Ncfff2min00==Δ48,50 == NMHzfcDDS特点（续2 ） Z 极短的频率转换时间 DDS的频率转换时间可以近似认为是即时的，这是因为DDS 是一个开环系统，无反馈环节DDS 系统的频率转换时间一般可达毫微秒级 Z 任意波形的输出能力 输出波形仅由存储器中的映射表来决定因此，只需改变存储器中的映射表，就可利用DDS 产生中正弦、方波、三角波、锯齿波等任意波形。
DDS特点（续3 ） Z 正交输出在DDS 中如果分别在两个ROM 中存储 和 两个函数表，则可输出和它的正交信号这对需要正交信号输出的系统带来极大的方便θsinθcos)2sin()(0tftfiπ=)2cos()(0tftfqπ=DDS特点（续4 ） DDS的缺点 Z 工作频带的限制 由于 DDS的结构和工作原理， DDS的工作频率受到器件速度的限制，只要是 ROM和 DAC的速度的限制 目前 DDS的最高时钟大约为 1GHz左右 Z 杂散抑制性能 DDS的全数字结构，有限位的字长采用了相位截断技术，直接后果是给 DDS的输出信号引入了杂散 波形存储器中的波形幅度量化所引起的有限字长效应和 DAC的非理想特性也都将对 DDS的杂散抑制性能产生了很大的影响2.3 DDS系统参数设计 DDS结构与主要技术指标关系 Z 工作频率 Å Æ输出的最高频率 Z 频率分辨率 Å Æ相位累加器位数 Z 相位噪声 Å Æ参考时钟的相位噪声 Z 信噪比 Å Æ正弦查找表的位数 Z 信杂比 （ SFDR） Å Æ 相位截断后的位数 Z 谐波等 Å Æ输出级电路 （1 ）工作频率选择 Z 依据： DDS输出的最高频率 Z 选择相应速度器件 （2 ）相位累加器 N：频率分辨率00min12cNf ffΔ= = （3 ）相位截断( 或正弦查找表的地址) ：SFDR相位截断误差 DDS相位累加相位序列 杂散频率： 最大杂散 相对幅度n2NA−()PnεANNnWnWn−−= 2mod2mod)(ϕWocrfnfmf ±±cANWfWf−=2A21 （4 ）正弦查找表的位数（DAC 位数）：信噪比 （5 ）其他谐波影响DDS 系统输出的因素 Z 镜像频率抑制 Z DAC非理想特性 Z 输出级耦合电路3 DDCS原理及系统参数设计3.1基本结构原理 输出起始频率： 调频斜率： 输出信号表示：相位累加器正弦查找表 D/A变换低 通滤波AD 频率控制字 WN⊕ ⊕⊕εP(t)εT(t)εDA(t)频 率 累加器 时钟 fcM 调频 斜率控制字 W ÷ P 2ocNWf f= ⋅22cNLK fP= ⋅⋅2cos 22nLnWπ⎛⎞⎛⎞+⎜⎟⎜⎟⎝⎠⎝⎠3.2 DDCS系统参数设计 与DDS 系统相同的参数 Z 频率分辨率、相噪、杂散、 SNR等 DDCS特有的参数 Z 频率分辨率 Z 调频线性度cBPfTfΔ=ccPTfPLB Tf TΔ===应用背景 性调频信号（Chirp ）：是研究最早、应用最广泛的一种脉冲压缩信号 匹配滤波器对多普勒频移不敏感，简化信号处理系统4 DDS/DDCS硬件系统设计4 DDS硬件系统设计4.1 DDS系统实现方式 专用DDS 累加器＋查找表＋DAC FPGA+DAC当前一些主流DDS 器件的性能比较型号 STEL-2375 AD9858 Q2368 OT-DDS 1024H生产厂商 Intel Analog Devices Qualcomm Chirp/BFSK/PM 130MHz单 DDS或65MHz 双DDS32-bit频率/ 相位累加器12-bit正弦数据输出OMEGA-TECH 功能 Chirp Chirp/PSK Chirp/PM 主要特点及指标1GHz时钟32-bit频率/ 相位累加器8-bit DAC-32dBc杂散1GHz时钟32-bit频率/ 相位累加器10-bit DAC-50dBc杂散1.1GHz时钟32-bit频率/ 相位累加器14-bit DAC-40dBc杂散4.2 基于专用DDS 硬件系统设计 DDS芯片： AD9858 控制芯片（CPLD ）： ilin公司 C95144 输入时钟：1000Mhz 正弦 输出信号：正弦、线性调频脉冲系统框图AD9858REF CLKADDR /6DATA /8WRRDRESETSPSFUDPS1/0SYNCLKC95144接插件GND1G参考时钟中频输出+12VGND扼流圈IOERA-50SM4dBw -7dBw 14dBw 10dBw二次电源模块5V 15V3.3V模 3.3V数 5V数BPF5SB71-60/U20控制信号LVDSDS90C032100M数字时钟GCKGCKADTL-1-12复位电路clr/3MA708GND5V模 12V模IOGND/6GNDT型衰减网络 T型衰减网络GNDAD9858 DDS板卡4.3 基于FPGA 的高速DDS 硬件设计 硬件板卡 FPGA内部结构硬件系统结构 板型：PMC DAC芯片： DAC5675 Z 400MHz，14bit Z 2通道 FPGA：VirteII 2000硬件板卡FPGA内部结构结构特点 并行信号生成 相位截断 MU功能 点频输出 Chirp信号输出 BPSK、QPSK 调制输出。
