第3章--组合逻辑电路习题答案.doc

第3章 组合逻辑电路3.1 试分析图3.59所示组合逻辑电路的逻辑功能，写出逻辑函数式，列出真值表，说明电路完成的逻辑功能图3.59 题3.1图解：由逻辑电路图写出逻辑函数表达式：图a：图b：图c：由逻辑函数表达式列写真值表：由真值表可知：图a为判奇电路，输入奇数个1时输出为1；图b 为全加器L1为和，L2为进位；图c为比拟器L1为1表示A>B，L2为1表示A=B, L3为1表示A

解:设A、B、C分别表示红、绿、黄三只灯，且亮为1，灭为0；检修信号用L表示，L为1表示需要检修依据题意列写真值表：3.7 试用译码器 74LS138 和适当的逻辑门设计一个三位数的奇校验器解:设用A、B、C 表示三位二进制数输入 ，L表示输出，L=1表示输入有奇数个1列写真值表,求表达式，作图如下：3.8 试用译码器 74LS138 和与非门实现以下逻辑函数：〔1〕 〔2〕 解: 取ABC=A2A1A0那么：分析可见 D=1时，L=0; D=0时，取ABC=A2A1A0，S1=1, S2=D, S3=0, 那么：也可利用2片74138扩展为4－16线译码器，然后取ABCD= A3A2A1A0进展设计3.10 试用译码器 74LS138 和适当的逻辑门设计一个1位数的全加器 解：列写真值表，F1 表示和，F2表示进位3.11 试用译码器 74LS138 和适当的逻辑门设计一个组合电路该电路输入X与输出L均为三位二进制数二者之间的关系如下：当 2≤X≤5 时 L = X + 2当 X＜2 时 L = 1当 X＞5 时 L = 0解：按题意列写真值表、求表达式、画图 3.12试用三片3—8线译码器 74LS138组成5—24线译码器。

解：用A4A3控制各个芯片的工作状态，具体分配如下：3.14由数据选择器组成的逻辑电路如图3.63所示，试写出电路的输出函数式图3.63 题3.14图解：由图可见A1A0=YX , D3= 0,D2=1, ，，G=0化简有： 3.15 试用四选一数据选择器实现以下逻辑函数： 〔1〕 〔2〕 〔3〕 〔4〕 解：利用卡诺图法确定Di的连接关系 1)或者：(2)或者：(3)或者：(4)3.16 试用四选一数据择器设计一判定电路只有在主裁判同意的前提下，三名副裁判中多数同意，比赛成绩才被承认，否那么，比赛成绩不被承认解：设用A表示主裁判、B、C、D表示副裁判，L表示比赛成绩；A、B、C、D分别为1表示同意，为0表示不同意；L为1表示承认比赛成绩，L为0表示不承认比赛成绩列写真值表如下：〔1〕取AB=A1A0,G=0，采用卡诺图法确定D0~D3,并作图〔2〕取,G=,CD=A1A0，采用卡诺图法确定D0~D3,并作图3.17试画出用2个半加器和一个或门构成一位全加器的逻辑图，要求写出Si和Ci的逻辑表达式解：对于半加器有：,CO=AB, 所以：3.18 利用4位集成加法器74LS283实现将余3码转换为8421BCD码的逻辑电路。

解：因为8421BCD等于余3码减3，减3可用补码相加完成，作图如下：3.19 利用4位集成加法器74LS283和适当的逻辑门电路，实现一位余3代码的加法运算，画出逻辑图〔提示：列出余3代码的加法表，再对数进展修正〕解：利用74283实现一位余3代码的加法运算，应解决的主要问题是和的修正问题，因为余3码比8421码多3经分析可得：余3码和有进位，其和加3，无进位，其和减3〔进位表示16，比10进制多6，但原代码已多6，正好抵消，但输出是余3码，需要加3；假设无进位，原代码多6，因此需要减3，减3利用变补相加完成〕作图如下：3.20 设：A、B均为3位二进制数，利用4位二进制加法器74LS283 ，实现一个 L = 2(A+B)的运算电路 解：因L = 2(A+B)＝2A+2B，一个二进制数乘以2相当于这个二进制数向左移一位，最低位补03.21 图3.64是3—8线译码器74LS138 和8选1数据选择器74LS151组成的电路，试分析整个电路的功能。

8选1数据选择器74LS151的功能见表3.25所示图3.64 题3.21图表 3.25 74LS151的功能表A2 A1 A0Y100000000× × ×0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10Ｄ0Ｄ1Ｄ2Ｄ3Ｄ4Ｄ5Ｄ6Ｄ6解：74138使能端有效，译码器处于工作状态，；74151处于工作状态，L=∑mjDj=∑mjYi,当i=j时，L=0; 当i≠j时，L=13.22 试用16选1数据择器和一个异或门，实现一个八用逻辑电路其逻辑功能要求如表3.26所示表3.26解：分析题目要求，由于要实现8种逻辑功能，功能选择由S2S1S0确定，逻辑函数的输入变量A、B可通过数据输入端和地址选择信号的低位输入，分析设计结果如下表，并作图。