CMOS基本逻辑单元.ppt

第第8章章 CMOS基本逻辑单元基本逻辑单元 8.2 CMOS逻辑结构逻辑结构 8.3 级联级的负载8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较8.6 传输门逻辑传输门逻辑8.7 RS触发器8.8 时钟脉冲控制触发器8.9 D触发器8.10 施密特触发器 1 8.2.1 CMOS互补逻辑互补逻辑 图图8.11 CMOS互补逻辑互补逻辑 反相器反相器 与非门与非门 或非门或非门 综合逻辑门综合逻辑门8.2 CMOS逻辑结构逻辑结构2 CMOS倒相器工作原理倒相器工作原理 CMOS倒相器是倒相器是CMOS门电路中最基本的门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算成最终的逻辑门电路中具体晶体管尺寸的计算所以，基本倒相器的设计是逻辑部件设计的基所以，基本倒相器的设计是逻辑部件设计的基础 CMOS倒相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。

3 结合如图8.11(a)所示的CMOS倒相器电路结构示意图，分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDD  p管导通，n管截止  VO=“1”=VDD Vi=“1”时：VGSn=Vi，VGSp=0 n管导通，p管截止  VO=“0”（=0V）即：VOH-VOL=VDD  最大逻辑摆幅，且输出摆幅与p、n 管W/L无关 （无比电路）（无比电路） CMOS的倒相器工作原理的倒相器工作原理图图8.11（（a））图图8.11（（a））4 静态静态CMOS逻辑门电路逻辑门电路 CMOS基本门电路基本门电路 (1) 基本的基本的CMOS与非门、或非门与非门、或非门 图 CMOS与非门和或非门 5CMOS与非门：与非门：P并并N串串CMOS或非门：或非门：P串串N并并CMOS与非门、或非门的不同表示符号与非门、或非门的不同表示符号6注意：注意：串联方式工作时，相当于沟道长度增长，串联方式工作时，相当于沟道长度增长，MOS管宽长比为管宽长比为 为使为使p、、n管匹配，需增大串联管的管匹配，需增大串联管的W/L比比——输入端一般输入端一般不超过不超过4个。

个 并联方式工作时，等效为沟道宽度增大并联方式工作时，等效为沟道宽度增大有衬底偏置效应存在有衬底偏置效应存在则：（设则：（设K为单个最小尺寸为单个最小尺寸MOS管的管的K值）值）对于与非门对于与非门（n2） 转换电平V*向VDD移动 VNMHM 7对于或非门对于或非门 （n2） 转换电平V*向VSS移动 VNMLM 基本基本CMOS门电路噪容仅能保证在门电路噪容仅能保证在20%VDD (2) 带缓冲级的带缓冲级的CMOS门电路门电路 由基本线路构成的由基本线路构成的CMOS门电路存在噪容低，输出波形门电路存在噪容低，输出波形不对称，不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲门电路的扇出能力低的缺点，通常以加缓冲器来解决：器来解决： 输入端加输入端加倒倒相器 输出端加输出端加倒倒相器 输入、输出端均加倒相器输入、输出端均加倒相器加缓冲器要遵循保持原门电路逻辑功能不变的原则加缓冲器要遵循保持原门电路逻辑功能不变的原则 8带缓冲级的带缓冲级的CMOS门电路门电路 为为了了稳稳定定输输出出高高低低电电平平，，可可在在输输入入输输出出端端分分别别加加倒倒相相器器作作缓冲级。

下图所示为带缓冲级的二输入端与非门电路下图所示为带缓冲级的二输入端与非门电路 CMOS集成门的输出缓冲级：输出特性与倒相器相同集成门的输出缓冲级：输出特性与倒相器相同 带缓冲级的带缓冲级的CMOS与非门电路与非门电路9 带缓冲级的带缓冲级的CMOS或非门电路或非门电路下图所示为带缓冲级的二输入端或非门电路下图所示为带缓冲级的二输入端或非门电路10 缓冲级给门电路带来的性能上的改善：缓冲级给门电路带来的性能上的改善：  门电路驱动能力取决于倒相器特性，与各输门电路驱动能力取决于倒相器特性，与各输入端所处逻辑状态无关入端所处逻辑状态无关  转移特性得到改善，转换区域变窄，噪容提转移特性得到改善，转换区域变窄，噪容提高  输出电平由输出电平由“0”“1”，和，和“1”“0”跳变时间近似相等，波形趋于对称跳变时间近似相等，波形趋于对称 但另一方面，加入缓冲级，使但另一方面，加入缓冲级，使 Vi V0传送过传送过程中经过了程中经过了3、、4级延迟，使延迟时间级延迟，使延迟时间 ，因此多，因此多用于用于高噪声干扰低速系统高噪声干扰低速系统。

11 静态静态CMOS逻辑门电路逻辑门电路 静态CMOS逻辑门具有以下特点121314CMOS与非门的分析与非门的分析 15CMOS或非门的分析或非门的分析 16CMOS与非门或非门设计与非门或非门设计1.减小面积所有管子取相同尺寸2.使NMOS管和PMOS管有相同的导电因子3. 取串联管子增大n倍的设计4. 全对称设计KNeff=KPeff17CMOS组合逻辑电路设计组合逻辑电路设计 与或非门的设计 18类似的或与非门的设计 19实现不带非的组合逻辑20实现实现8个变量个变量“与与”的三种方案的三种方案 21异或/同或逻辑 22异或电路的实现23用与或非门实现 “异或” “同或”功能 24 8.2.2 CMOS变型电路变型电路 （伪伪NMOS逻辑逻辑 ） n个输入端的与非门、或非门个输入端的与非门、或非门CMOS电路需电路需2n个个MOS管，而相应的管，而相应的NMOS电路只需电路只需(n+1)个个MOS管因此，模仿因此，模仿NMOS电路的这一特点，对电路的这一特点，对CMOS电路加电路加以改进，将以改进，将PMOS负载管栅接地负载管栅接地VSS，即可得到类似，即可得到类似于耗尽型于耗尽型NMOS的特性。

应注意此电路属有比电路应注意此电路属有比电路 与实际的与实际的NMOS电路逻辑相比：电路逻辑相比： 伪伪NMOS逻逻辑辑由由于于采采用用PMOS负负载载，，其其沟沟道道薄薄层层电电阻阻或或称称方方块块电电阻阻约约为为NMOS的的2 3倍倍，，导导通通电电阻阻 ，，功功耗耗 （（与与 NMOS相相比比）） 另另一一方方面面，，由由于于PMOS的的导导通通电阻电阻 ，延迟时间，延迟时间  25 伪伪NMOS逻辑逻辑 (a) 与非门与非门 (b) 或非门或非门26伪伪NMOS逻辑逻辑 278.2.3 动态动态CMOS逻辑逻辑简化电路简化电路28 简单的单时钟动态简单的单时钟动态CMOS门不能进门不能进行级联，需采用两相和四相逻辑行级联，需采用两相和四相逻辑29 1. 准两相时钟准两相时钟3031传输门传输门(TG) transmission gate32 传输门的逻辑特点3334传输门的传输特性 35NMOS传输门传输高电平特性传输门传输高电平特性36NMOS传输门传输低电平特性传输门传输低电平特性37 NMOS传送晶体管传送晶体管工作原理工作原理 如右图示，输入信号如右图示，输入信号Vi通过一通过一栅极受栅极受VG控制的控制的NMOS FET M1送到反相器输入端，其中送到反相器输入端，其中M1称为称为信号传送器，此结构多用于动态存信号传送器，此结构多用于动态存储电路中。

储电路中 NMOS传送晶体管传送晶体管 n沟道MOS传输门在传输高电平时，受到门导通阈电压的限制，有阈值损失（Vomax=VDD－VTN），称为源跟随器工作方源跟随器工作方式式（由于输出电位随源极电位变化而变化），属于非完美传输；而n沟道MOS传输门在传输低电平时，则可以完美传输低电平，称为漏漏负载级工作方式工作方式（由于输出电位随漏极电位变化而变化） 38 其工作过程如下：其工作过程如下： VG=“0” M1截止，截止，Vi不能传送，不能传送，Vo端维持原态端维持原态 VG=“1” 设设VGS=VDD ，则：，则：(1) Vi=“0” Vi 端为端为S端，端，VGS=VDD，，M1 导通，导通，Vo=Vi=“0” (2) Vi=“1”(VDD) 若若Vo=“0”（（0V），），则此时，则此时，Vi端为端为D，，Vo为为S端，有端，有VGS=VDD，，VDS=VDD，，M1导通，导通，Vo电位升高至电位升高至(VDD­VTn)，，信信号传送范围受到限制号传送范围受到限制 若若Vo=“1”（（VDD），则），则VGS=VDS=0，，M1截止，但此时传送的截止，但此时传送的信号信号Vi=“1”=VDD，，而而Vo=VDD其逻辑效果与其逻辑效果与M1导通等效。

导通等效 39 注意：注意：不可将两个信号分别加在不可将两个信号分别加在VG、、Vi上以传送晶体管实现与门上以传送晶体管实现与门功能VG=“0”时，传送管截止，但不能保证时，传送管截止，但不能保证Vo初态为初态为“0”）） 传送晶体管的优缺点传送晶体管的优缺点(1) 单管，占用芯片面积小单管，占用芯片面积小 (2) 三端器件，可尽可能减小电路的内部连线三端器件，可尽可能减小电路的内部连线 (3) 不需直流电源（时钟信号不需直流电源（时钟信号+输入信号）输入信号） (4) 信号传送过程中，信号传送过程中，ron变化较大（变化较大（V­DS变化）变化） (5) 不宜直接驱动不宜直接驱动CMOS门电路 40 p沟道MOS传输门在传输高电平时，可以完美传输高电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）；而p沟道MOS传输门在传输低电平时，则受到门导通阈电压的限制，有阈值损失，称为源跟随器工作方式（由于输出电位随源极电位变化而变化），其输出低电平值为完美低电平值再加上一个取了绝对值的阈电压值（pMOS管阈电压为负值） 41 CMOS传输门传输门 CMOS传输门电路结传输门电路结构和符号表示如左图所示，构和符号表示如左图所示，时钟脉冲控制信号时钟脉冲控制信号C的范的范围定为围定为0 VDD。

CMOS传输门电路与表示传输门电路与表示 CMOS传输门的的电路路结构，构，它由一个它由一个pMOS管和一个管和一个nMOS管管连接构成，其接构成，其连接方式接方式为两管的源漏互两管的源漏互连（每管的源漏均不确定，（每管的源漏均不确定，视工作条件而定），工作条件而定），pMOS管和管和nMOS管的管的栅极极电位呈非关系位呈非关系 42 1) CMOS传输门的工作过程传输门的工作过程 (1) 传输高电平（设传输高电平（设Vo初态为初态为“0”）） P管为漏负载级（管为漏负载级（VGSp=­VDD）） N管为源跟随器（管为源跟随器（VGSn=VDSn））传输门导通电阻传输门导通电阻ron=rn  rp，比传送晶体管导通电阻小比传送晶体管导通电阻小 图图 传输门传输高电平过程传输门传输高电平过程 43下面对传输高电平时各工作区情况展开分析下面对传输高电平时各工作区情况展开分析I区：区：Vi­V0=VDD VDD­ VTp N管：管：VGSn=VDSn>VTn，处于饱和态随着，处于饱和态随着CL充电使充电使V0端的电位端的电位升高，升高，VGSn=VDSn ，虽然在饱和态下，，虽然在饱和态下，VDSn变化对导通电阻无影变化对导通电阻无影响，但响，但VGSn也在变化，则此时：也在变化，则此时： P管：在管：在Vi­V0>VDD­VTp，即，即VDSp=­(Vi­V0) > ­VDD+VTp 之前，处于饱和态，之前，处于饱和态，VGSp=­VDD不变，有：不变，有： 即：即：rp。

44III区：区：VTnVTn，以，以 的关系继续增大的关系继续增大 P管：此时，其偏置情况：管：此时，其偏置情况： 进入线性区，其导通电阻：进入线性区，其导通电阻： 45 (Vi­V0) ，，rp 此时，传输门导通电阻此时，传输门导通电阻ron=rn  rpII区：区：Vi­V0

所谓阈值损失是指传输点就是无高、低电平阈值损失所谓阈值损失是指传输高电平时，是否能将高电平时，是否能将Vi=VDD传到传到V0，或传输低电平时，，或传输低电平时，最终能否使输出达到最终能否使输出达到0V 48 CMOS传输门在传输高电平和低电平 时的性能分析，即即CMOS传输门在传输高电平时，为漏传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化负载级工作方式（由于输出电位随漏极电位变化而变化）而变化），注意，输出电位是随pMOS管管漏极电位变化而变化，可以完美传输高电平；而而CMOS传输门在传输低电平时，也可以完美传输低电平，传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式仍为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随nMOS管管漏极电位变化而变化从而讨论了为何单沟道传输门不能完美传输高电平（n沟道MOS传输门），或者为何不能完美传输低电平（p沟道MOS传输门）的原因；讨论了为何CMOS传输门既可完美传输高电平又可完美传输低电平的理论并进行了分析 49CMOS传输门在传输高电平和低电平传输门在传输高电平和低电平 时时的性能分析的性能分析 CMOS传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，输出电位是随pMOS管漏极管漏极电位变化而变化，可以完美传输高电平；而CMOS传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随nMOS管漏管漏极极电位变化而变化。

从而说明了为何单沟道传输门不能完美传输高电平（n沟道MOS传输门），或者为何不能完美传输低电平（p沟道MOS传输门）的原因，而CMOS传输门既可完美传输高电平又可完美传输低电平 50 2) 衬底偏置效应对传输门特性的影响衬底偏置效应对传输门特性的影响 由上面的分析可以看出，在电平传输过程中，源跟随器的源由上面的分析可以看出，在电平传输过程中，源跟随器的源极电位由于极电位由于CL充放电随时变化，而衬底接固定电位，充放电随时变化，而衬底接固定电位，VBS 0，有，有衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，VBS=0，无衬偏效应无衬偏效应 若采用若采用P阱工艺，阱工艺，NMOS衬底浓度与衬底浓度与PMOS的高的高1 2数量数量级，衬偏效应更为明显级，衬偏效应更为明显 即传输高电平时，n MOS管存在显著的衬底偏置效应；而传输低电平时，pMOS管存在显著的衬底偏置效应；而且二者比较得知，n MOS管的衬底偏置效应更加严重51图图 九管九管CMOS传输门传输门 3) 改进电路改进电路——九管九管CMOS传输门传输门 一种改进的一种改进的CMOS传输门电路如图传输门电路如图4­31所示。

所示TG1的的n3管管VBS=0，无衬偏E=“1”，，TG1、、TG2工作，当工作，当Vi=“1”，，TG1、、TG2同时开始传输高电平，其各自的输出端同时开始传输高电平，其各自的输出端V0，，V0’状态相同，状态相同，而而V0’与与TG1的的n1管衬底相接，即管衬底相接，即VBn1=VSn3=VSn1，可等效视为，可等效视为n1的的VBS1=0，，n1管无衬偏效应管无衬偏效应 52 2. 两相时钟两相时钟流水线式两相流水线式两相N­P CMOSφ逻辑级逻辑级53 2. 两相时钟两相时钟54 8.2.4 钟控钟控CMOS逻辑逻辑 钟控钟控CMOS逻辑逻辑主要用来构成钟控主要用来构成钟控逻辑，用它把锁存逻辑，用它把锁存器（或接口电路）器（或接口电路）和其它类型的动逻和其它类型的动逻辑连接起来辑连接起来55 预充电鉴别逻辑（预充电鉴别逻辑（P­E逻辑）逻辑） 下图为P-E形式三输入与非门可见，该电路既保持了与NMOS逻辑相同的管数，又有CMOS电路低功耗的特点 (1) 工作原理工作原理 预充电过程：预充电过程： =“0”，，鉴鉴别别管管Tn截截止止，，上上拉拉P管管Tp导通，将输出预充电至导通，将输出预充电至VDD。

鉴别过程：鉴别过程： =“1”，，Tn导通，导通，Tp截止预充电停截止预充电停止，根据输入端的状态，输出相止，根据输入端的状态，输出相应的逻辑电平应的逻辑电平 预充电鉴别逻辑预充电鉴别逻辑 56(2) 与经典的静态CMOS逻辑相比，P-E逻辑的优缺点： 优点： 不需互补结构（每个输入端勿需P、N管搭配） 无比电路，所有逻辑门可采用最小尺寸 不存在下拉直流电流，逻辑部分可串联较多晶体管，输入端扩展方便作用在逻辑信号的负载较低，速度快 57缺点： 逻辑输出易受所谓“电荷共享”现象影响，如逻辑部分内部放电节点与输出节点相连，输出节点电荷将被已放电的内部节点共享，输出电压 输出信号有动态特性，存在最小时钟比，最大时钟比受电路特性制约鉴别过程中，输入必须稳定，否则错误值将使输出节点误放电如预充电期间需输出信号，这段时间的输出须先保存下来 需加时钟信号 58(3) 解决方法：解决方法：限制时钟频率，仔细选择接到限制时钟频率，仔细选择接到P­E逻辑的电路类型逻辑的电路类型 注意：注意： 基基于于同同一一个个时时钟钟信信号号的的多多级级P­E逻逻辑辑不不能能进进行行级级联联，，因因为为每每一一级级逻逻辑辑的的输输出出在在预预充充电电过过程程已已升升到到逻逻辑辑电电平平，，此此时时，，一一旦旦时时钟钟信信号号达达到到高高电电平平，，此此高高电电平平输输出出将将驱驱动动下下级级电电路路输输出出放放电电，，不不能能进进行正常的逻辑运算。

行正常的逻辑运算 通常采用多个时钟信号控制的级联，保证鉴通常采用多个时钟信号控制的级联，保证鉴别过程中的输入稳定别过程中的输入稳定 59 P-E逻辑的级联方式 60 8.2.5 CMOS多米诺（多米诺（Domino）逻辑）逻辑 CMOS多米诺逻辑多米诺逻辑 61 多米诺逻辑多米诺逻辑 多米诺逻辑是多米诺逻辑是P­E逻辑的一种变型，是由一组动态逻辑的一种变型，是由一组动态CMOS单元和一个静态缓冲倒相器构成，是一种准静态单元和一个静态缓冲倒相器构成，是一种准静态电路，具有动态和静态逻辑两者的优点，克服了动态电路，具有动态和静态逻辑两者的优点，克服了动态CMOS逻辑对负载电容敏感的缺点逻辑对负载电容敏感的缺点  =“0”，为预充电阶段，，为预充电阶段，f 点保持高电平，点保持高电平，f=“0”  =“1”，求值阶段，根据输入，求值阶段，根据输入A、、B、、C状态，状态，f 有有条件放电，再通过反相器输出正确的逻辑电平条件放电，再通过反相器输出正确的逻辑电平。

逻辑部分可采用最小尺寸，倒相器尺寸按需要设计，逻辑部分可采用最小尺寸，倒相器尺寸按需要设计，多米诺逻辑的突出优点是：静态缓冲器（倒相器）可多米诺逻辑的突出优点是：静态缓冲器（倒相器）可使输出高电平达到使输出高电平达到VDD 62图图 1763 多米诺多米诺CMOS逻辑单元的级联逻辑单元的级联 多米诺逻辑的级联方式多米诺逻辑的级联方式 (多米诺逻辑可直接实现多级级联多米诺逻辑可直接实现多级级联 )6465 通通过过分分析析其其工工作作过过程程，，可可得得出出其其名名称称得得由由来来：：预预充充电电过过程程中中，， =“0”，，每每级级多多米米诺诺单单元输出都为低电平元输出都为低电平 在鉴别过程中，在鉴别过程中， =“1”，若满足输入条，若满足输入条件，第一级逻辑输出高电平，满足第二级的件，第一级逻辑输出高电平，满足第二级的逻辑条件，其输出也为高电平，即在整个鉴逻辑条件，其输出也为高电平，即在整个鉴别过程中，逻辑状态的传播能即刻通过整个别过程中，逻辑状态的传播能即刻通过整个级联电路，象级联电路，象多米诺骨牌多米诺骨牌一样，推倒一个，一样，推倒一个，全部都倒。

全部都倒 66Domino逻辑与伪逻辑与伪 NMOS、、C2MOS、、P­E逻辑的比较：逻辑的比较： 伪NMOS为静态逻辑，其他3种为动态同步逻辑 伪NMOS所需器件数目： n+1 （n为输入端数目） C2MOS所需器件数目：4 P-E所需器件数目：n+2 Domino逻辑所需器件数目：n+4 678.3 级联级的负载级联级的负载 688.4 影响门的电气和物理结构设计的因素影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 串联方式工作串联方式工作时，相当于沟时，相当于沟道长度增长道长度增长并联方式工作并联方式工作时，等效为沟时，等效为沟道宽度增大道宽度增大698.4.2 衬偏调制效应衬偏调制效应 708.4.3 源漏电容源漏电容 718.4.4 电荷的再分配电荷的再分配 728.5 各种逻辑类型的比较各种逻辑类型的比较 738.6 传输门逻辑传输门逻辑74(C) CMOS型 (d) PMOS上拉管型75多路选择器多路选择器(MUX­­Multiplexer ) 多路选择器或多路选择器或多路转换开关(MUX)是MOS开关的一个典型应用，图（a）给出了一个简单的NMOS四到一转换开关的电路和它所对应的转换关系。

ABF00P401P310P211P1图图76采用采用CMOS结构的结构的MUX CMOS结构的多路转换开关克服了NMOS结构所存在的传输高电平阈值电压损耗和串联电阻大的问题，但晶体管数目增加了一倍图图8.27图图8.2777PMOS上拉管型上拉管型CMOS传输门逻辑电路传输门逻辑电路 PMOS上拉管型上拉管型逻辑电平提升电路，解决了NMOS传输高电平存在的阈值电压损耗问题当φ=0时，F=VDDVDD图图8.27787980 8.7 RS触发器触发器 特性表实际上是一种特殊的真值表，它对触发器的描述十分具体这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出变量（因变量）则是触发器的次态特性方程是从特性表归纳出来的，比较简洁；状态转换图这种描述方法则很直观 81 RS触发器的状态转换图触发器的状态转换图 JK触发器的状态转换图触发器的状态转换图 82T触发器的状态转换图触发器的状态转换图D触发器的状态转换图触发器的状态转换图 83N阱阱N阱阱N阱阱8485 8.8 时钟脉冲控制触发器时钟脉冲控制触发器 8.8.1 NMOS结构的时钟脉冲控制触发器结构的时钟脉冲控制触发器86 我们看到，在CP的控制下，锁存器并非随时受输入信号的影响。

只有当CP信号为“1”时，输入信号才会起作用CP信号即时钟信号，时钟信号是数字系统的时间基准，用来协调（或同步）数字系统中各部分的动作鉴于时钟信号的重要性，设计者们采取各种措施保证其信号质量，使之避免干扰在数据信号不可靠而时钟信号相对可靠的条件下，采用窄时钟脉冲将显著提高锁存器的抗干扰能力同步同步RS触发器触发器87 除了改善抗干扰能力，CP信号还起另一个作用：消除竞争冒险假如R信号由0变1，S信号由1变0，理想情况下，Q和Q’将同时变化，Q由1变0，Q’由0变1实际上，由于传输路径不同，R、S到达锁存器会有时间差我们不妨假设S信号落后于R信号△t秒这样，锁存器将在△t秒内处于S=1，R=1的非正常工作状态，输出Q=1,Q’=1，这样的输出在数字系统内产生尖峰脉冲，导致逻辑错误88 为了消除这种竞争冒险现象，我们可以引入CP信号，CP信号使锁存器接收输入信号的时间至少推迟了△t秒，输入信号稳定后才允许锁存器进行逻辑运算这种情况下，CP信号也叫选通脉冲信号也叫选通脉冲 脉冲选通锁存器有一定的抗干扰能力然而，在CP=1期间，如果输入信号多次变化，输出也将多次变化。

所以，锁存器又叫“透明触发器透明触发器”898.8.2 CMOS结构的时钟脉冲控制触发器结构的时钟脉冲控制触发器9091 8.9 D触发器触发器928.9.2 CMOS D触发器触发器x x接接接接x xN阱阱N阱阱N阱阱9394 主从触发器比脉冲选通锁存器进了一步主从D触发器由两个脉冲选通锁存器级联而成这两个脉冲选通D锁存器的CP信号是互补，因此前级接收信号时，后级就不接收信号；后级接收信号时，前级就不接收信号在CP=1期间，前级接收输入信号，后级不接收输入信号如果输入信号多次变化，前级的输出（即后级的输入）也将随之多次变化，但后级的输出不变在CP由1变0那一刻，后级接收输入信号，后级输出将随之变化95 但是，因为CP＝0期间，前级不接收输入信号，它的输出将不再变化，它将保持CP由1变0那一刻的状态所以后级的输出也将保持CP由1变0那一刻的状态 请注意，前级的输入就是触发器的输入，后级的输出就是触发器的输出，所以，主从触发器的动作特点是，在CP的一个周期内，触发器在CP＝1期间接收信号，但是输出最多变化一次。

输出变化的时刻位于CP下降沿，即CP由1变0的时刻96　　CMOS传输门构成的边沿触发器传输门构成的边沿触发器TG1TG21≥1≥1CPDCPCMOS传输门基本触发器　　１．　　１．CMOS传输门构成的基本触发器传输门构成的基本触发器　　　　CP=0、、CP=1时时，，TG1导导通通，，TG2关关断断，，触触发发器器接接收收输输入入信信号号D，使，使Q=D　　　　CP=1、、CP=0时时，，TG1关关断断，，TG2导导通通，，触触发发器器状状态态保保持持不不变变，，将将CP=0时时接接收收到到的的信信号号存存储起来　　　　可可见见，，该该触触发发器器与与钟钟控控D触触发发器器功功能能完完全全一一致致，，属属于于电电位位触触发方式，发方式，CP为为低电平有效低电平有效97　　２．　　２．CMOS传输门构成的传输门构成的D边沿触发器边沿触发器TG1≥1Q'D CMOS传输门构成的D触发器TG3TG2≥1≥1TG4≥11Q1QCPCPCPCPCPCPCPCPG1SDRDG2G3G4Q'Q主主Q主主11CPCPCP　　　　触触发发器器的的状状态态转转移移发发生生在在CP上上升升沿沿到到达达的的时时刻刻，，且且接接受受这这一时刻的输入激励信号一时刻的输入激励信号D，状态方程为，状态方程为98　　３．　　３．CMOS传输门构成的传输门构成的J- -K边沿触发器边沿触发器TG1≥1D CMOS传输门构成的J- -K触发器TG3TG2≥1≥1TG4≥11Q1QCPCPCPCPG1SDRDG2G3G4Q主主Q主主11CPCP＆＆＆＆≥1JKQ'Q'CPCPCPCPCP　　与　　与CMOS传输门构成的传输门构成的D边沿触发器相比较，有边沿触发器相比较，有998.10 施密特触发器（施密特触发器（Schmitt Trigger）） 施密特触发器是具有滞后特性的数字传输门。

特点：特点： ①电路具有两个阈值电压，分别称为正向阈值电压和负向阈值电压，二者的差值称为回差输出电平的变化滞后于输入，形成回环②与双稳态触发器和单稳态触发器不同，施密特触发器属于“电平触发”型电路，不依赖于边沿陡峭的脉冲AY100 我们知道，门电路有一个阈值电压，当输入电压从低电平上升到阈值电压或从高电平下降到阈值电压时电路的状态将发生变化施密特触发器是一种特殊的门电路，与普通的门电路不同，施密特触发器有两个阈值电压，分别称为正向阈值电压和负向阈值电压在输入信号从低电平上升到高电平的过程中使电路状态发生变化的输入电压称为正向阈值电压（VT+），在输入信号从高电平下降到低电平的过程中使电路状态发生变化的输入电压称为负向阈值电压（VT-）正向阈值电压与负向阈值电压之差称为回差电压（VT）普通门电路的电压传输特性曲线是单调的，施密特触发器的电压传输特性曲线则是滞回的，见图8.43(a)101102 利用施密特触发器可以将非矩形波变换成矩形波 103104105106施密特触发器的应用举例施密特触发器的应用举例一、接口与整形一、接口与整形（（一一）） 接口接口MOS或或CMOS1把缓变输入信号转换为把缓变输入信号转换为TTLTTL系统要求的脉冲系统要求的脉冲正弦波正弦波振荡器振荡器1（（二二）） 整形整形输入输入输出输出UT+UT–107二、阈值探测、脉冲展宽和多谐振荡器二、阈值探测、脉冲展宽和多谐振荡器（（一一）） 阈值探测阈值探测输入输入UT–UT+输出输出（（二二）） 脉冲展宽脉冲展宽CAuOuIuA集电极开路输出集电极开路输出uIuAuOUT+UT–（（三三）） 多谐振荡器多谐振荡器CuO1RUOHUT+UOL>UT+UOH< UT–108。