集成电路CAD期末复习题.doc

集成电路CAD•学习情境1习题：N/PMOS管版图设计一、单选题1. LVS的作用是检査所设计的版图是否与所设计的（）完全一致结构图电路性能电路程序线路图2. 要想将版图中的金屈2与金屈1实现电连接，需要在它们之间加上（）oviapoly_contactactive_contact都不需要3. MOS晶体管是一种（）控制器件电压电流电阻电容4. 即使版图中晶体管的尺寸与所对应的线路图完全一致，仿真的结果依然会有差异，主要原因是（版图仿真时参数选择上考虑了寄生效应晶体管的性能与尺寸无关实际是相同的，只是仿贞的结果有误筮上述原因都不对5. 根据版图设计规则中的（）最小宽度，可以确定器件最小沟道长度activepolymetal1n_well6. 在NMOS管或PMOS管的仿真波形中，都会有（）损失的情况出现电流电容电压电感）也7・版图设计规则，原因是器件的几何图形受加工粘度的限制，物理学上对器件图形大小和（有要求粘度形状间距层次&设计规则通常用图形的最小宽度、最小间隔、最小伸展和最小（〉来表达长度尺寸形状重叠9. 下而的版图设计规则，有关源区与源区距离的规则定＜）ActivetoN-SelectspacingActivetoActivespacingActivetoP-SelectspacingSelectEdgetoActCnt10. 版图设计规则是山集成电路芯片制造公司的（），根据木公司工艺线的能力确定的。

工艺工程师测试工程师设备工程师都不定二、判断题11. 衬底或阱也被称为MOS晶体管的体（body或bulk）否12. 在n阱CMOS工艺中，为保证电路功能，n阱要接在电路的最底电位是否13. n阱除了可以用于制作PMOS呂体管外，还可以用来做电阻是否14. PMOS聶体管的速度要高于NMOS晶体管的速度，因为空穴的迁移率要比电子高是否15. N/PMOS晶体管制作过程中带来的寄生效应足可以消火的是否16. 设计中釆用的晶体管最小尺寸，収决于选择制作IC的生产线的工艺水平是否17. 图形转移技术是集成电路主要工艺技术之一是否18. 光刻胶显影后，光照区域的光刻胶被左掉了，这个过程被称作为负胶处理是否19. 版图中的active是指晶体管的有源区是否20. 版图中的poly_contact,作用是有源区与金屈的接触孔是否•学习情境2习题：CMOS倒相器版图设计—、单选题1. CMOS倒相器足将NMOS负载倒相器进行了改进，负载管用了PMOS亀这样改进的好处是电路（）速度快功耗低易制造体积小2. PN结二极管的电容，除了势垒电容外，还有扩散电容：对于势垒电容，PN结二极管无论如何偏世均存在，而对于扩散电容，则是当二极管（）时存在。

零偏反偏正偏任意偏担3. CMOS倒相器电路的所有的电接触都是在芯片的（）实现的反面正面侧面任意而4. 如果将一个CMOS倒相器的W/L设计的越大，那么它的容性驱动能力（）越差越好不变前面三个答案都不对5. 现代集成电路制作工艺有三个主要的工艺技术，下述工艺技术中，不是这三个主要工艺技术的是（）o掺杂技术薄膜制作技术图形转移技术制版技术6. 版图设计规则检查时，可以全部单元检查，也可以（）多晶硅检查金屈检査有源区检查区域检査7MOS晶体管的（）越大，则呂体管呈现的电阻越小秸度形状间距层次S.版图（）是验证版图设计的主要方法提収仿真测试检査9. 版图提取定义文件可以用来识别元件和元件（〉的连接关系端口管脚导线电极10. 版图设计中各图层颜色是不同的，通常兰色代表（）□金屈1多晶硅有源区接触孔二、判断题11. CMOS倒相器工作时，电路没有瞬态功耗，但存在静态功耗〉是否12. CMOS倒相器版图中，需要在N阱中放置N有源区的原因足将PMOS管的衬底接地〉是否13. CMOS倒相器版图中，需要在P型衬底中部分放世P有源区的原因是，与N阱中的N有源区相互对称,（）是否14•半导体掺杂的扩散工艺，通常分为预淀积和再分布两个工艺步骤，在再分布过程中，扩散层的结深会增加，扩散浓度会减少。

〉是否15. LVS是将IC线路图的Schematicnetlist与IC版图的Layoutnetlist进行对比，通常不仅要求晶体管的数目、类型与电连接完全一致，也要求对应晶体管尺寸完全一致.（）是否16. 通常在设计CMOS倒相器时，P管的W/L是N管的1/2,目的是将电路的低电平噪声容限提高是否17光刻技术是集成电路制造中最关键的一道工序，随着集成电路的集成度越来越高，特征尺寸越来越大,对光刻的要求也越来越高是否1S.集成电路常用特征尺寸来评价集成电路生产线技术水平，如0.18um>0.13um等，特征尺寸绘指双极型晶体管的基区宽度是否19对于所设计的逻辑电路，电路的延迟时间山电路的关键路径（CriticalPath）决定，因此关键路径上器件尺寸的选収更为重要〉是否20.对于CMOS倒相器，电路的上升时间除了与输出端负载电容有关外，还与PMOS管的W/L有关是否•学习情境3习题：CMOS与非/或非门版图设计一、单选题1. CMOS与非门中NMOS管是串联的，而PKOS管是（）的并联串联先串后并先并后串2. CMOS或非门中PMOS管是串联的，而NMOS管是（）的串联先串后并先并后串并联3. 两输入CMOS与非门中，可以共用有有源区的定一个NMOS管的源和另一个NMOS管的（）。

源栅漏衬底4. MOS管共用有源区的好处是减少（）面积功耗体电阻电流5. 对于NKOS管，其线路结构构成的原则是（）串与并或串并或与串并均与并与串或6. 对于N个串联的NMOS管，与CMOS倒相器中的单个NMOS管相比，尺寸应（）»没变化减少为1/N增大N倍不确定7. 对于N个并联的PMOS管，与CMOS倒相器中的单个PMOS管相比，尺寸应（）没变化减少为1/N增大N倍不确定8. CMOS与非门的版图尺寸，高度应当与CMOS倒相器相同，而宽度通常会比CMOS倒相器（）小大相同不一定9. CMOS与或非门构成的原则，与CMOS与非/或非门（）基本相同不同完全相同都不对10. CMOS与非/或非门的静态功耗（）o不为零为零看具体情况定都不对二、判断题11. 集成电路芯片制造过程中，掩膜版的质呈对芯片成品率的影响非常大，通常对掩膜版的要求整套版子要互套粘确是否12. 在进行电路线路图设计和版图设计后，可以利用T-Spice进行瞬时分析，在进行瞬时分析时，Vdd和Gnd不需要加载是否13•电路版图的瞬态仿真，是观察输出信号随输入信号的变化情况是否14通常来说，电路版图仿戌结果与电路线路图仿戌结果是一致的。

是否15. 版图设计规则检查时，如果出现出现错误"PolyMinimumVidth=2Lambda:[8.000,-6.000]-〉[7.000,-6.000]”,表示所编辑的多晶硅宽度太大了是否16. CMOS与非门电路中，要求所有PMOS和NMOS管的衬底都接在电路最高电位是否17全CMOS电路中，NMOS管和PMOS管的数虽足相等的是否ISCMOS或非门电路中，进行版图编辑时，通常电源线的金屈宽度比一般金属宽度要宽是否19多晶硅H对准工艺，是CMOS集成电路中很少采用的工艺是否20.对于XOS晶体管，正常工作时，电流是沿着与硅片表面亚□的方向流动的是否•学习情境4习题：CMOS传输门版图设计一、单选题1. CMOS传输门在传输（）信号时，有电压信号的损失高电平低电平高/低电平上述答案都不对2. 采用集成电路工艺制作出的MOS管，有许多无法消除的寄生电容，其中除了源与衬底、漏与衬底间的PN结电容外，还有()的电容栅与衬底间栅与氧化层间源与氧化层间氣化层与衬底间3. CMOS传输门传输信号时，NMOS管和PMOS管册上加的控制电压信号足()相同的互补的高电平任意的4. 在设计CMOS传输门电路版图时，NMOS晶体管的衬底是要接()。

电路最高电平电路最低电平电路高、低电平之间任意电平5. 在设计CMOS传输门版图时，需要将PMOS管与NMOS管的有源区相连，采取的方法定用(〉相连activepolymetalln_vell6・在CMOS传输I、J的设计过程中,N/PMOS管的栅极控制电压是来源于()输入控制信号一个不同两个三个7. 如果需要将版图图层中的多晶硅poly和金屈metal1电连接，需要用(〉来实现active.contactviapoly_contactmetall.contact8. 在对版图进行DRC检查时，如果出现如下问题，其原因址()oMetallOverlapofActiveContact=0.6Laubda:[46.500,-&500]->[46・500厂9・500]金屈1与源区接触孔距离过大金屈1与源区接触孔距离太小金屈1没有有效覆盖源区接触孔源区接触孔与金屈1无关9. 在版图编辑过程中，不可以用做连接线的图层是（）oactivepolymetallmetal210. 对CKOS传输门电路版图的进行仿真，如果出现的问题是达不到需要的工作频率，通常釆用的改进方法是（）.减少后级负载电容适当增加MOS管的Y/L适当减少MOS管的Y/L增加后级负载电容二、判断题11. CMOS传输门传输高电平时，没有阈值电压的损失（）。

是否12. 两个并联的PMOS管，在版图设计上可以共用一个P区，这个P区的作用是一个PKOS管的漏，同时还是另一个PXOS管的源〉是否13. 在IC版图设计中，为详细描述FMOS管，将其划分为5个部分：通道、源极断、漏极端、栅极端和基板端，基板端绘N型衬底或N阱是否14. CMOS传输门中，两个NOS管的多晶硅栅极是要连接在一起的〉是否15. 在CMOS传输门版图上，如果加入一个CMOS倒相器，并将倒相器的输入与输出端分别与传输门中两个MOS管栅极连接，可以构成一个CMOS同或门是否16. CMOS三态门可以用CMOS倒相器和CMOS传输门构成，三态门的第三态是高阻态是否17. 进行CMOS传输门版图设计时，通常在电源线上走多晶硅以节省芯片而积是否18. 在进行CMOS传输门版图仿贞时，需要对电源、地、输入数据和输出数据加载信号〉是否19. CKOS传输门版图中，NMOS管的W/L是PMOS管V/L的一半，因为空穴的迁移率上电子迁移率的一倍。