基于Verilog HDL的通信系统设计 陈曦 等编著 第8章.ppt

第8章 直接扩频通信系统设计,基于Verilog HDL的通信系统设计,基于Verilog HDL的通信系统设计,现代通信的一个最重要的特点就是通信质量，而提高系统抗干扰能力是现代通信系统的重要措施扩频系统具有很多优点，特别是具有很强的抗干扰能力，因此，目前扩频通信系统主要应用于军事通信中，扩频技术应用的领域涉及到了通信、雷达、导航、测距、定位等，显示了及其强大的生命力本文在介绍扩频通信相关原理的基础上重点研究了直接扩频序列产生、直接扩频调制、扩频序列捕获技术和实现基于Verilog HDL的通信系统设计,8-1 扩频技术基本原理,扩频通信就是将传输信息的频谱用某个特定的扩频序列调制到一个很宽的频带上去，在接收端，用与发送端扩展用的相同的扩频序列对接收到的扩频信号进行相关解扩，恢复出原始信号实现扩频的方式有：,直接序列扩频（DS） 跳频扩频（FH） 跳时扩频（TH） 线性调频（Chirp） 混合跳频基于Verilog HDL的通信系统设计,8-2 扩频序列发生器设计,在扩展频率系统中，伪随机序列起着至关重要的作用在直扩系统中，用伪随机序列将传输信息扩展，在接收时又将它进行信号压缩，并使干扰信号功率扩散，提高系统抗干扰能力；在跳频系统中，用伪随机序列控制频率合成器产生的频率随机跳变，躲避干扰；可见，扩频序列的特性对通信性能具有决定性的作用。

通常情况下扩频序列具有如下性质：,具有尖锐的自相关性 有尽可能小的互相关性，互相关性最好为零 有尽可能大的序列复杂度，即足够长的码周期保证保密和抗干扰要求 有足够多的独立地址数，以实现码分多址的要求 工程上易于产生、加工、复制和控制基于Verilog HDL的通信系统设计,8-2-1 m序列发生器的设计,设计原理m序列是最长线性移位寄存器序列，是由移位寄存器加回馈后形成的一般要产生一个m序列主要有以下几步：,根据m序列产生原理得到m序列的生成多项式 根据生成多项式的级数确定要实现的m序列产生器所需要的移位寄存器的长度 实现移位寄存器链 按照生成多项式对移位寄存器链抽头 将抽头信号进行“异或”，结果回馈到移位寄存器的输入端基于Verilog HDL的通信系统设计,8-2-2 Gold序列发生器的设计,设计一个Gold序列发生器的步骤可以按照如下几步进行选择m序列优选对，得到两组m序列的生成多项式 根据两组生成多项式的级数确定要实现的两组m序列产生器分别所需要的移位寄存器的长度 分别实现移位寄存器链 分别按照各自的生成多项式对移位寄存器链抽头，同时将抽头信号“异或”，结果回馈到寄存器输入端。

生成的两组序列进行异或完成“Gold”序列的产生基于Verilog HDL的通信系统设计,,8-3 直接扩频调制系统设计,8-3-1 设计原理,直接序列扩展频谱（Direct Sequence Spread Spectrum，DSSS）通信系统，简称直扩系统，是目前应用较广泛的一种扩频系统用高速的伪随机码序列与信息码序列的模2相加后的复合码序列去调制载波而获得直接序列扩频信号，这就是直扩系统伪随机序列与信息码序列模2相加（或波形相乘）的过程被称为扩频调制基于Verilog HDL的通信系统设计,8-3-2 程序设计,扩频调制模块：“spr_spectrum_mod”，其结构功能框图如图8-12所示图8-12 扩频调制模块“spr_spectrum_mod” 结构功能框图,基于Verilog HDL的通信系统设计,8-3-3 程序仿真结果,通过以上的测试程序可以对扩频调制系统功能进行验证仿真图形如图8-13所示图8-13 扩频调制模块测试程序仿真结果,基于Verilog HDL的通信系统设计,8-4 扩频接收机设计,8-4-1 设计原理,扩频接收机要从接收信号中恢复传输信号，就必须先对接收的信号进行解调和解扩。

解扩方法通过本地产生一个与发送端一样的扩频序列，并且实现本地序列和接收到的扩频序列同步同步就是要求两序列在频率上和相位上都一致同步过程一般包含捕获和跟踪两个过程一般常用的序列捕获方法有：,串行滑动相关捕获 并行滑动相关捕获 数字匹配滤波器捕获基于Verilog HDL的通信系统设计,8-4-2 程序设计,序列比较模块“serial_catch”，其功能结构框图如图8-18所示图8-18 序列比较模块“serial_catch”结构功能框图,这里只给出序列比较模块和顶端模块的Verilog HDL实现代码，完整代码可以参见光盘8.3节基于Verilog HDL的通信系统设计,相关检测器顶层模块“catch_top”，其功能结构框图如图8-19所示图8-19 相关检测器顶层模块“catch_top”结构功能框图,模块功能：该序列比较模块主要用于对接收到的pn序列进行序列检测，同时用计数器累加输入序列和参考序列对应位不相同的个数，如果输入序列和参考序列对应位的不同个数少于或等于2个，则认为同步完成基于Verilog HDL的通信系统设计,8-4-3 程序仿真结果,该相关序列检测器的仿真结果如图8-20所示，图8-20中线框区域显示了三个输出信号的结果，“shift_out”为移位寄存器输出数据，“gen_out”为本地伪随机序列产生器产生的数据。

图8-20 相关序列检测器仿真结果,基于Verilog HDL的通信系统设计,8-5 本章小结,本章首先从扩频技术基本原理入手，然后进一步介绍一种常用的扩频通信系统：直接扩频通信系统在此基础上从扩频序列产生、直接扩频调制、扩频序列捕获三个方面详细的加以介绍扩频序列产生方法主要有两种：m序列和“gold”序列，文章详细的介绍两种序列的产生原理并给出了周期都为4096的Verilog HDL实现直接扩频调制系统借用m序列和“gold”序列的产生方法给出了直接扩频调制系统的Verilog HDL实现最后介绍了三种序列捕获技术：串行滑动相关捕获、并行滑动相关捕获和数字匹配滤波在此基础上提出了一种简单捕获装置设计的Verilog HDL实现总体上讲，本章内容对于读者学习扩频系统相关原理以及扩频系统的FPGA实现方法有很大帮助。