数字电子技术课程设计.doc

数字电子技术课程设计——七段数码管显示时钟学院：信息科学与工程学院专业：电子信息科学与技术班级：电科 08-1 班姓名：付洪洲学号：200801050104一、 设计任务（一）系统功能制作一个由七段显示数码管显示的电子时钟系统，要求该系统：1、能够正常显示时间（Hour：Min：Sec） 、日期（Year：Month：Day）和星期（模式切换） ；2、有专门的 MODE 按键设置数码管显示模式和设置模式，以及专门的 UP 键、 DOWN 键来设置；（二）方案制定根据系统功能制定设计方案，如下：1、现在流行的串行时钟电路很多，采用时钟芯片（如 DS1302、 DS1307、PCF8485 等）来实现实时时钟2、利用 MCS--51 单片机作为主芯片，8 位边沿触发式移位寄存器74HC164 作辅助芯片，配以合适的外围电路，完成对七段显示数码管的显示控制（三）方案选择以上两种方案均能实现系统要求，方案一采用时钟芯片，通过单片机控制，来实现数码管的显示；方案二直接用单片机做主芯片，配以 74HC164 芯片串入并出，来控制数码管显示；两种方案相比较，成本相近，方案一电路较为简单，实现较为方便，方案二更能体现对单片机主芯片的应用，作为应用和学习并重的课程设计，选用方案二进行设计（四）设计材料1、AT89S51 单片机×12、74HC164×63、七段显示数码管 5106BS（共阳）×64、1K、1/4W 五色环电阻 ×455、电解电容：25V/100uF×1,25V/10uF ×26、独石电容：104P （ 0.1uF）×77、6MHz 晶振×18、按键：12*12*6 按键×39、电源接插件 HT5.08×110、1N4148 开关二极管×111、3mm 红发红（高亮）发光二极管 ×412、导线（接电源，两根，红黑）13、电烙铁、焊锡，焊接用14、+5V 直流电压源（五）具体设计1、系统框图及原理图设计2、系统电路的 PCB 印制板设计3、系统电路板焊接，硬件环境仿真（六）设计环境1、Win-XP 下 Protel99SE2、Keil uVision2+DVCC-51B 仿真环境二、实际设计（一）系统框图设计图 1 七段数码管显示时钟系统框图框图分析：1、MCS--51 单片机外围合适的电路作为主控芯片，在系统时钟的作用下向 74HC164 发送串行信号2、8 位边沿触发式移位寄存器 74HC164 接收到单片机发送的串行信MCS--51 单片机（主控芯片）74HC164（8 位边沿触发式移位寄存器）七段显示数码管（显示模块）串行信号并行信号号，给数码管送出并行信号，控制数码管的显示3、七段数码管作为显示模块，接收到并行控制信号完成显示功能（二）系统原理图设计在 Protel99SE 环境中制作需要的元器件原理图符号，绘制系统原理图图 2 七段数码管显示时钟系统电路原理图（三）系统 PCB 版图设计图 3 系统原理图生成的网标文件（部分截屏）图 4 在 PCB 版图编辑器成功导入网标文件图 5 七段数码管显示时钟系统 PCB 版图（隐藏 Polygon Plane）图 6 PCB 版图 DRC 检查结果图 7 PCB 版图 Toplayer 层图 8 PCB 版图 Bottomlayer 层图 9 PCB 版图 Topoverlay 层（四）控制程序三、芯片资料（一）MCS--51 单片机 ATS89C51 AT89S51 是一个低功耗，高性能 CMOS 8 位单片机，片内含 4k Bytes ISP(In-system programmable)的可反复擦写 1000 次的 Flash只读程序存储器，器件采用 ATMEL 公司的高密度、非易失性存储技术制造，兼容标准MCS-51 指令系统及 80C51 引脚结构，芯片内集成了通用 8 位中央处理器和 ISP Flash 存储单元，功能强大的微型计算机的 AT89S51可为许多嵌入式控制应用系统提供高性价比的解决方案。

ATS89C51 引脚图AT89S51 具 有 如 下 特 点 ： 40 个 引 脚 ， 4k Bytes Flash 片 内 程 序 存 储 器 ，128 bytes 的 随 机 存 取 数 据 存 储 器 （ RAM） ， 32 个 外 部 双 向 输 入 /输 出（ I/O） 口 ， 5 个 中 断 优 先 级 2 层 中 断 嵌 套 中 断 ， 2 个 16 位 可 编 程 定 时 计数 器 ,2 个 全 双 工 串 行 通 信 口 ， 看 门 狗 （ WDT） 电 路 ， 片 内 时 钟 振 荡 器 此 外 ， AT89S51 设 计 和 配 置 了 振 荡 频 率 可 为 0Hz 并 可 通 过 软 件 设 置 省电 模 式 空 闲 模 式 下 ， CPU 暂 停 工 作 ， 而 RAM 定 时 计 数 器 ， 串 行 口 ， 外 中断 系 统 可 继 续 工 作 ， 掉 电 模 式 冻 结 振 荡 器 而 保 存 RAM 的 数 据 ， 停 止 芯 片其 它 功 能 直 至 外 中 断 激 活 或 硬 件 复 位 同 时 该 芯 片 还 具 有 PDIP、 TQFP和 PLCC 等 三 种 封 装 形 式 ， 以 适 应 不 同 产 品 的 需 求 。

1． 主 要 特 性 ： • 8031 CPU 与 MCS-51 兼 容 • 4K 字 节 可 编 程 FLASH 存 储 器 (寿 命 ： 1000 写 /擦 循 环 ) • 全 静 态 工 作 ： 0Hz-33MHz • 三 级 程 序 存 储 器 保 密 锁 定 • 128*8 位 内 部 RAM • 32 条 可 编 程 I/O 线 • 两 个 16 位 定 时 器 /计 数 器 • 6 个 中 断 源 • 可 编 程 串 行 通 道 • 低 功 耗 的 闲 置 和 掉 电 模 式 • 片 内 振 荡 器 和 时 钟 电 路 2． 管 脚 说 明 ： VCC： 供 电 电 压 GND： 接 地 P0 口 ： P0 口 为 一 个 8 位 漏 级 开 路 双 向 I/O 口 ， 每 脚 可 吸 收 8TTL 门电 流 当 P1 口 的 管 脚 第 一 次 写 1 时 ， 被 定 义 为 高 阻 输 入 P0 能 够 用 于 外部 程 序 数 据 存 储 器 ， 它 可 以 被 定 义 为 数 据 /地 址 的 第 八 位 在 FIASH 编 程时 ， P0 口 作 为 原 码 输 入 口 ， 当 FIASH 进 行 校 验 时 ， P0 输 出 原 码 ， 此 时P0 外 部 必 须 被 拉 高 。

P1 口 ： P1 口 是 一 个 内 部 提 供 上 拉 电 阻 的 8 位 双 向 I/O 口 ， P1 口 缓 冲器 能 接 收 输 出 4TTL 门 电 流 P1 口 管 脚 写 入 1 后 ， 被 内 部 上 拉 为 高 ， 可 用作 输 入 ， P1 口 被 外 部 下 拉 为 低 电 平 时 ， 将 输 出 电 流 ， 这 是 由 于 内 部 上 拉 的缘 故 在 FLASH 编 程 和 校 验 时 ， P1 口 作 为 第 八 位 地 址 接 收 P2 口 ： P2 口 为 一 个 内 部 上 拉 电 阻 的 8 位 双 向 I/O 口 ， P2 口 缓 冲 器 可接 收 ， 输 出 4 个 TTL 门 电 流 ， 当 P2 口 被 写 “1”时 ， 其 管 脚 被 内 部 上 拉 电阻 拉 高 ， 且 作 为 输 入 并 因 此 作 为 输 入 时 ， P2 口 的 管 脚 被 外 部 拉 低 ， 将输 出 电 流 这 是 由 于 内 部 上 拉 的 缘 故 P2 口 当 用 于 外 部 程 序 存 储 器 或 16位 地 址 外 部 数 据 存 储 器 进 行 存 取 时 ， P2 口 输 出 地 址 的 高 八 位 。

在 给 出 地址 “1”时 ， 它 利 用 内 部 上 拉 优 势 ， 当 对 外 部 八 位 地 址 数 据 存 储 器 进 行 读 写时 ， P2 口 输 出 其 特 殊 功 能 寄 存 器 的 内 容 P2 口 在 FLASH 编 程 和 校 验 时 接收 高 八 位 地 址 信 号 和 控 制 信 号 P3 口 ： P3 口 管 脚 是 8 个 带 内 部 上 拉 电 阻 的 双 向 I/O 口 ， 可 接 收 输 出4 个 TTL 门 电 流 当 P3 口 写 入 “1”后 ， 它 们 被 内 部 上 拉 为 高 电 平 ， 并 用作 输 入 作 为 输 入 ， 由 于 外 部 下 拉 为 低 电 平 ， P3 口 将 输 出 电 流 （ ILL） 这是 由 于 上 拉 的 缘 故 P3.0 RXD（ 串 行 输 入 口 ） P3.1 TXD（ 串 行 输 出 口 ） P3.2 /INT0（ 外 部 中 断 0） P3.3 /INT1（ 外 部 中 断 1） P3.4 T0（ 记 时 器 0 外 部 输 入 ） P3.5 T1（ 记 时 器 1 外 部 输 入 ） P3.6 /WR（ 外 部 数 据 存 储 器 写 选 通 ） P3.7 /RD（ 外 部 数 据 存 储 器 读 选 通 ） P3 口 同 时 为 闪 烁 编 程 和 编 程 校 验 接 收 一 些 控 制 信 号 。

I/O 口 作 为 输 入 口 时 有 两 种 工 作 方 式 ， 即 所 谓 的 读 端 口 与 读 引 脚 读端 口 时 实 际 上 并 不 从 外 部 读 入 数 据 ， 而 是 把 端 口 锁 存 器 的 内 容 读 入 到 内 部总 线 ， 经 过 某 种 运 算 或 变 换 后 再 写 回 到 端 口 锁 存 器 只 有 读 端 口 时 才 真 正地 把 外 部 的 数 据 读 入 到 内 部 总 线 上 面 图 中 的 两 个 三 角 形 表 示 的 就 是 输 入缓 冲 器 CPU 将 根 据 不 同 的 指 令 分 别 发 出 读 端 口 或 读 引 脚 信 号 以 完 成 不 同 的操 作 这 是 由 硬 件 自 动 完 成 的 ， 不 需 要 我 们 操 心 ， 1 然 后 再 实 行 读 引 脚 操作 ， 否 则 就 可 能 读 入 出 错 ， 为 什 么 看 上 面 的 图 ， 如 果 不 对 端 口 置 1 端 口锁 存 器 原 来 的 状 态 有 可 能 为 0Q 端 为 0Q^为 1 加 到 场 效 应 管 栅 极 的 信 号 为1， 该 场 效 应 管 就 导 通 对 地 呈 现 低 阻 抗 ， 此 时 即 使 引 脚 上 输 入 的 信 号 为1， 也 会 因 端 口 的 低 阻 抗 而 使 信 号 变 低 使 得 外 加 的 1 信 号 读 入 后 不 一 定 是1。

若 先 执 行 置 1 操 作 ， 则 可 以 使 场 效 应 管 截 止 引 脚 信 号 直 接 加 到 三 态 缓冲 器 中 实 现 正 确 的 读 入 ， 由 于 在 输 入 操 作 时 还 必 须 附 加 一 个 准 备 动 作 ， 所以 这 类 I/O 口 被 称 为 准 双 向 口 89C51 的 P0/P1/P2/P3 口 作 为 输 入 时 都 是准 双 向 口 接 下 来 让 我 们 再 看 另 一 个 问 题 ， 从 图 中 可 以 看 出 这 四 个 端 口 还有 一 个 差 别 ， 除 了 P1 口 外 P0P2P3 口 都 还 有 其 他 的 功 能 RST： 复 位 输 入 当 振 荡 器 复 位 器 件 时 ， 要 保 持 RST 脚 两 个 机 器 周 期的 高 电 平 时 间 。